Zaawansowane pakowanie 3D i mostki krzemowe EMIB: Jak hybrydowe wiązanie miedź-miedź Cu-Cu i podłoża szklane przełamują ograniczenia reticle limit w procesorach sztucznej inteligencji

Koniec ery monolitycznej i pułapka powierzchniowa fotomaski litograficznej

Przez ponad pół wieku postęp w branży półprzewodnikowej podlegał bezwzględnemu prawu Moore’a, które w swojej pierwotnej postaci opierało się na geometrycznym zmniejszaniu wymiarów pojedynczego tranzystora planarnego na monolitycznej strukturze krzemowej. Jednak wraz z wejściem w reżim skrajnego ultrafioletu EUV i przekroczeniem progu technologicznego trzech nanometrów, tradycyjna ścieżka rozwoju monolitycznego uderzyła w fundamentalną ścianę fizyczną i optyczną, znaną w inżynierii litograficznej jako reticle limit. Standardowe skanery litograficzne, produkowane niemal monopolistycznie przez holenderski koncern ASML, posiadają ściśle zdefiniowane pole naświetlania fotomaski o maksymalnych wymiarach wynoszących dwadzieścia sześć na trzydzieści trzy milimetry, co daje teoretyczną powierzchnię krytyczną około ośmiuset pięćdziesięciu ośmiu milimetrów kwadratowych. Każda próba wyprodukowania monolitycznego procesora o wymiarach zbliżonych do tej granicy napotyka drastyczny, wręcz katastrofalny spadek uzysku produkcyjnego yield w procesie technologicznym, gdzie pojedyncza mikroskopijna skaza strukturalna w krystalicznej siatce krzemu powoduje natychmiastową konieczność bezpowrotnego wyrzucenia całego gigantycznego modułu chipu wartego dziesiątki tysięcy dolarów na rynku komercyjnym.

Tymczasem eksplozja zapotrzebowania na moc obliczeniową ze strony wielkich modeli sztucznej inteligencji wymaga matryc obliczeniowych, których fizyczne zapotrzebowanie na tranzystory wielokrotnie przewyższa możliwości pojedynczego pola litograficznego. Nowoczesne akceleratory splotowe i transformatorowe wymagają nie tylko setek miliardów tranzystorów logicznych, ale przede wszystkim bezpośredniego, niskolatencyjnego dostępu do gigantycznych zasobów pamięci o wysokiej przepustowości HBM. Próba upchnięcia tych wszystkich elementów na pojedynczym kawałku krzemu stała się fizycznie i ekonomicznie niemożliwa. W ten sposób branża mikroelektroniczna została zmuszona do porzucenia paradygmatu monolitycznego na rzecz architektury chipletowej, w której wielka matryca zostaje podzielona na mniejsze, wyspecjalizowane klocki krzemowe, wytwarzane w optymalnych dla siebie procesach litograficznych, a następnie łączone w jeden potężny system scalony za pomocą zaawansowanego pakowania trójwymiarowego.

Dekompozycja funkcjonalna procesora: Logika obliczeniowa kontra interfejsy wejścia-wyjścia

Kluczowym uzasadnieniem ekonomicznym przejścia na architekturę modułową jest fakt, że poszczególne bloki funkcjonalne nowoczesnego mikroprocesora skalują się w zupełnie różnym tempie pod wpływem nowej litografii. O ile gęste matryce jednostek arytmetyczno-logicznych ALU oraz pamięci podręczne SRAM czerpią ogromne korzyści ze zmniejszania węzła technologicznego do dwóch czy trzech nanometrów, o tyle bloki wejścia-wyjścia IO, interfejsy pamięciowe PHY oraz obwody zasilania analogowego niemal w ogóle nie ulegają miniaturyzacji z powodu ograniczeń fizyki fal elektromagnetycznych i wymagań napięciowych. W monolitycznym procesorze ponad jedna trzecia drogocennej powierzchni najdroższego krzemu najnowszej generacji była marnowana na struktury, które równie dobrze mogłyby pracować w dojrzałym, wielokrotnie tańszym węźle dwunastu lub szesnastu nanometrów.

Dekompozycja chipletowa pozwala na radykalne obniżenie kosztów produkcji poprzez umieszczenie jednostek logicznych na niewielkich matrycach wytwarzanych w najbardziej zaawansowanym procesie, podczas gdy kontrolery pamięci i szyny komunikacyjne trafiają na osobne chiplety bazowe. Prawdziwym wyzwaniem inżynieryjnym staje się jednak stworzenie połączenia między tymi rozproszonymi elementami, które pod względem przepustowości pasma, opóźnień sygnałowych oraz zużycia energii na przesłany bit nie ustępowałoby wewnętrznym metalizacjom monolitycznego krzemu. Tradycyjne techniki montażu powierzchniowego, oparte na laminatach organicznych i kulkach lutowniczych BGA, oferowały zbyt małą gęstość wyprowadzeń i zbyt duże pasożytnicze pojemności elektryczne, co doprowadziło do narodzin nowej generacji mostków krzemowych i interpozerów wieloosiowych.

Mostki krzemowe wbudowane w podłoże: Architektura EMIB kontra wielkie interpozery pasywne

W początkowej fazie rewolucji chipletowej dominującym rozwiązaniem problemu łączenia matryc stały się wielkie, pasywne interpozery krzemowe, spopularyzowane przez tajwańskie konsorcjum TSMC pod nazwą technologii CoWoS Chip-on-Wafer-on-Substrate. W podejściu tym chiplety logiczne oraz stosy pamięci HBM są montowane obok siebie na olbrzymiej, pasywnej płytce krzemowej, która zawiera gęstą sieć wielopoziomowych metalizacji umożliwiających komunikację między układami. Choć CoWoS zrewolucjonizował rynek procesorów graficznych dla sztucznej inteligencji, rozwiązanie to posiada poważne wady konstrukcyjne. Interpozer krzemowy sam podlega ograniczeniom reticle limit, co wymusza skomplikowane łączenie kilku pól fotomaski na poziomie wafla, a jego gigantyczna powierzchnia drastycznie podnosi koszt całego modułu i generuje potężne naprężenia termomechaniczne wynikające z różnic współczynników rozszerzalności cieplnej między krzemem a płytą główną.

Radykalnie odmienną, wysoce elegancką alternatywę zaproponowali inżynierowie amerykańskiego giganta Intel, rozwijając technologię wbudowanego mostka łączącego, znaną powszechnie jako EMIB Embedded Multi-die Interconnect Bridge. Zamiast budować gigantyczny, kosztowny interpozer rozciągający się pod całym procesorem, w technologii EMIB mikroskopijne mostki krzemowe o wymiarach zaledwie kilku milimetrów kwadratowych są precyzyjnie zatapiane wewnątrz organicznego podłoża pakietowego dokładnie w miejscach styku sąsiadujących chipletów. Mostek EMIB zawiera ultrawysoką gęstość ścieżek sygnałowych o rozstawie rzędu kilkudziesięciu mikrometrów, zapewniając bezpośrednie, ultraszybkie połączenie die-to-die, podczas gdy pozostałe obszary procesora korzystają ze standardowych, tanich połączeń w laminacie podłoża. Pozwala to na budowę gigantycznych procesorów o niemal nieograniczonej powierzchni bez konieczności płacenia podatku krzemowego za bezużyteczne obszary pasywnego interpozera.

Optymalizacja topologii sygnałowej i redukcja pasożytniczych strat energii

Zastosowanie technologii mostków wbudowanych pozwala na osiągnięcie parametrów transmisyjnych, które jeszcze dekadę temu uznawano za niemożliwe do uzyskania poza pojedynczym kryształem krzemu. W tradycyjnym montażu PCB sygnał elektryczny musiał pokonać długą drogę przez kulki lutownicze, przelotki w laminacie i grube ścieżki miedziane, co generowało pasożytnicze indukcyjności i pojemności wymagające potężnych stopni wyjściowych nadajników PHY, zużywających nawet od pięciu do dziesięciu pikodżuli energii na każdy przesłany bit danych. W skali procesora przesyłającego terabajty danych na sekundę między rdzeniami a pamięcią, straty te przekładały się na dziesiątki watów czystego ciepła marnotrawionego na samą komunikację wewnętrzną.

Mostki krzemowe EMIB skracają długość ścieżek transmisyjnych do ułamka milimetra, a mikroskopijne punkty lutownicze micro-bumps redukują pojemność złącza do minimalnych wartości femtofaradowych. W efekcie koszt energetyczny transmisji sygnału spada poniżej pół pikodżula na bit, co oznacza ponad dziesięciokrotną redukcję zapotrzebowania na moc interkonektu przy jednoczesnym zwiększeniu gęstości liniowej pasma do kilkuset gigabajtów na sekundę na milimetr krawędzi chipletu. Umożliwia to zorganizowanie architektury pamięci masowej w taki sposób, że gigantyczne stosy HBM są traktowane przez jądra obliczeniowe jako bezpośrednio przylegający, zunifikowany blok pamięci podręcznej, co stanowi fundament wydajnościowy współczesnych architektur wnioskowania modeli generatywnych.

Hybrydowe wiązanie bezpośrednie Cu-Cu i redukcja rozstawu połączeń poniżej jednego mikrometra

Ewolucja pakowania półprzewodników nie zatrzymała się jednak na poziomie mostków dwuwymiarowych w podłożu, wkraczając w obszar prawdziwej integracji trójwymiarowej 3D, w której matryce logiczne są układane bezpośrednio jedna na drugiej w pionowych stosach. Przez lata standardem w łączeniu pionowym były przelotki przez-krzemowe Through-Silicon Vias TSV zakończone mikro-kulkami lutowniczymi ze stopów cyny i srebra. Choć technologia ta umożliwiła powstanie pamięci HBM, rozstaw połączeń pitch osiągnął nienaruszalną barierę fizyczną w okolicach dwudziestu pięciu mikrometrów. Każda próba dalszego zbliżenia kulek lutowniczych prowadziła podczas procesu rozpływu lutu do powstawania mikroskopijnych zwarć między sąsiednimi pinami na skutek niekontrolowanego napięcia powierzchniowego ciekłego metalu, co skutecznie blokowało dalszy wzrost gęstości połączeń pionowych.

Rozwiązaniem, które zdefiniowało nową erę zaawansowanego pakowania, stało się bezpośrednie wiązanie hybrydowe miedź-miedź Cu-Cu, znane w przemyśle pod nazwami handlowymi takimi jak TSMC SoIC System-on-Integrated-Chips czy Intel Foveros Direct. W procesie wiązania hybrydowego całkowicie eliminuje się spoiwo lutownicze na rzecz bezpośredniego, atomowego łączenia idealnie spolerowanych powierzchni miedzi i dielektryka krzemionkowego. Powierzchnia wafla krzemowego zostaje poddana chemiczno-mechanicznemu polerowaniu CMP z dokładnością do pojedynczych angstremów, tak aby elektrody miedziane były minimalnie zagłębione w warstwie dwutlenku krzemu. W temperaturze pokojowej wafle są łączone pod próżnią za pomocą sił van der Waalsa między warstwami dielektryka, a następnie poddawane wyżarzaniu w temperaturze około trzystu stopni Celsjusza, w której miedź ulega rozszerzalności cieplnej, zamyka mikroskopijne szczeliny i tworzy jednolitą, krystaliczną strukturę metaliczną bez jakichkolwiek widocznych granic ziaren na styku matryc.

Pionowa integracja pamięci podręcznej i akceleracja przepustowości pionowej

Zastosowanie bezpośredniego wiązania hybrydowego Cu-Cu pozwoliło na zredukowanie rozstawu połączeń pionowych z dwudziestu pięciu mikrometrów do zaledwie dziewięciu dziesiątych mikrometra, co przekłada się na astronomiczny, ponad tysiąckrotny wzrost gęstości połączeń na milimetr kwadratowy powierzchni chipu. Trójwymiarowy stos staje się pod względem elektrycznym monolitem, w którym opóźnienia propagacji sygnału między piętrami są mierzone w pikosekundach, a rezystancja złącza spada do wartości ułamków oma.

Praktyczną manifestacją tej rewolucji jest technologia pionowego doklejania pamięci podręcznej 3D V-Cache, w której gigantyczne matryce pamięci SRAM są montowane bezpośrednio na szczycie rdzeni obliczeniowych procesora. Zamiast transmitować dane przez magistrale horyzontalne, rdzenie procesora komunikują się z pamięcią podręczną poprzez miliony pionowych przelotek TSV i wiązań Cu-Cu, uzyskując pasmo transferu przekraczające dwa terabajty na sekundę na rdzeń. Co więcej, dolna matryca logiczna może być poddana szlifowaniu mechanicznemu do grubości zaledwie kilkunastu mikrometrów, co sprawia, że cały dwupiętrowy stos zachowuje profil wysokościowy standardowego pojedynczego układu scalonego, nie stwarzając problemów mechanicznych podczas montażu w obudowie.

Zmiana paradygmatu materiałowego: Dlaczego rdzenie szklane wypierają laminaty organiczne

W miarę jak systemy zaawansowanego pakowania rozrastają się do rozmiarów obejmujących dziesiątki chipletów, a łączna powierzchnia modułu procesora przekracza sto milimetrów kwadratowych, inżynierowie napotykają kolejną barierę materiałową, tym razem w samej podstawie całego układu, czyli w podłożu pakietowym. Od dziesięcioleci standardem w branży były wielowarstwowe laminaty organiczne oparte na żywicach epoksydowych wzmacnianych włóknem szklanym, takie jak bismaleimid-triazyna BT czy materiały Ajinomoto Build-up Film ABF. Choć laminaty organiczne charakteryzują się niskim kosztem i dojrzałym procesem wytwórczym, ich właściwości mechaniczne i termiczne stają się całkowicie nieodpowiednie dla gigantycznych procesorów nowej ery.

Głównym problemem materiałów organicznych jest ich wysoki współczynnik rozszerzalności cieplnej CTE, który diametralnie różni się od współczynnika rozszerzalności krzemu. Podczas intensywnej pracy procesora pobierającego kilowat energii, różnice temperatur powodują nierównomierne rozszerzanie się warstw, co prowadzi do zjawiska paczenia i wyginania się podłoża, określanego jako warpage. Przy mikroskopijnym rozstawie połączeń rzędu kilkunastu mikrometrów nawet minimalne ugięcie organicznej płyty prowadzi do pękania spoin, mikroskopijnych zwarć i katastrofalnej awarii układu. Ponadto, szorstka struktura powierzchni laminatu organicznego uniemożliwia trawienie ścieżek sygnałowych o szerokości poniżej dwóch mikrometrów, co blokuje dalszy wzrost gęstości upakowania wyprowadzeń na płycie bazowej.

Przelotki przez-szklane TGV i stabilność termomechaniczna w skali makro

Odpowiedzią na kryzys materiałów organicznych jest bezprecedensowe wdrożenie rdzeni szklanych glass substrates, nad którymi intensywne prace prowadzą czołowe koncerny technologiczne, w tym Intel, Samsung oraz producenci chemiczni tacy jak Schott i Corning. Szkło krzemionkowe charakteryzuje się unikalnym zestawem właściwości fizycznych, które czynią je idealnym materiałem nośnym dla superukładów chipletowych nowej generacji. Przede wszystkim współczynnik rozszerzalności cieplnej szkła może być precyzyjnie dostrojony na etapie syntezy chemicznej w zakresie od trzech do siedmiu części na milion na stopień Celsjusza, tak aby idealnie odpowiadał współczynnikowi rozszerzalności samego krzemu monokrystalicznego. Całkowicie eliminuje to niszczycielskie zjawisko naprężeń termicznych i ugięć mechanicznych modułu nawet przy gigantycznych powierzchniach przekraczających sto centymetrów kwadratowych, co pozwala na bezawaryjną pracę modułów wielochipletowych w cyklach wielotygodniowych ciągłych obciążeń obliczeniowych.

Ponadto, idealnie gładka powierzchnia szkła polerowanego umożliwia stosowanie technik litograficznych do tworzenia ścieżek sygnałowych o nanometrycznej precyzji, a jego znakomite właściwości dielektryczne drastycznie zmniejszają tłumienie sygnałów o wysokiej częstotliwości, otwierając drogę do bezpośredniej integracji optoelektroniki Co-Packaged Optics. Kluczową innowacją technologiczną stało się opracowanie laserowo indukowanego trawienia głębokiego, które pozwala na wykonywanie przelotek przez-szklanych Through-Glass Vias TGV o średnicy zaledwie kilkunastu mikrometrów i współczynniku kształtu aspect ratio przekraczającym dwadzieścia do jednego. Dzięki temu rdzeń szklany staje się trójwymiarową autostradą sygnałową i zasilającą, zdolną do stabilnego przenoszenia prądów o natężeniu setek amperów bez ryzyka degradacji dielektrycznej.

Termodynamika mikroskopowa: Odprowadzanie setek watów ciepła i zintegrowane mikrokanaliki

Skupienie miliardów tranzystorów na mikroskopijnej powierzchni w strukturach trójwymiarowych rodzi potężne wyzwanie w postaci koncentracji gęstości strumienia ciepła. Współczesne akceleratory obliczeniowe osiągają pobór mocy rzędu od siedmiuset do ponad tysiąca watów, co przy powierzchni krzemu rzędu kilkuset milimetrów kwadratowych daje gęstość mocy przekraczającą sto watów na centymetr kwadratowy. Wartość ta jest porównywalna z gęstością strumienia energii na powierzchni rdzenia reaktora jądrowego, z tą fundamentalną różnicą, że temperatura złącza półprzewodnikowego nie może przekroczyć stu pięciu stopni Celsjusza pod rygorem utraty stabilności logicznej i przyspieszonej dyfuzji domieszek w krzemie.

Sytuację dodatkowo komplikuje układanie chipletów w pionowe stosy. W strukturze 3D dolna matryca logiczna, wykonująca najcięższe obliczenia arytmetyczne, zostaje przykryta górną matrycą pamięci SRAM, która działa jak izolator termiczny. Ciepło wygenerowane w dolnych warstwach musi pokonać drogę przez kleje montażowe, warstwy dielektryków i krzem, co w tradycyjnych systemach chłodzenia prowadziło do powstawania tak zwanych gorących punktów hot spots o temperaturach grożących natychmiastową degradacją chipu. Rozwiązaniem stało się przejście od klasycznych metalowych rozpraszaczy ciepła IHS i past termoprzewodzących do zintegrowanych mikrostruktur chłodzenia cieczą bezpośrednio w strukturze pakietu.

Chłodzenie cieczą na poziomie chipu i mikrofazowe komory parowe

Najnowocześniejsze laboratoria mikroelektroniki wdrażają technologie zintegrowanych mikrokanalików cieczowych mikromachined microchannels, które są precyzyjnie trawione chemicznie lub laserowo bezpośrednio w krzemowej warstwie pasywnej na grzbiecie procesora bądź w strukturze interpozera chłodzącego. Płyn chłodzący, będący specjalistycznym dielektrycznym fluorowęglowodorem lub ultraczystą wodą dejonizowaną z zaawansowanymi inhibitorami korozji kawitacyjnej, jest pompowany pod wysokim ciśnieniem bezpośrednio przez mikroskopijne kanały o szerokości kilkunastu mikrometrów, odbierając ciepło na drodze wrzenia mikrofazowego w odległości zaledwie kilkudziesięciu mikrometrów od aktywnych bramek tranzystorów logicznych. Pozwala to na uniknięcie jakichkolwiek barier kontaktowych znanych z tradycyjnych radiatorów i past termicznych, gwarantując niemal izotermiczny profil termiczny całej trójwymiarowej matrycy. Pozwala to na podniesienie współczynnika przejmowania ciepła o dwa rzędy wielkości w porównaniu do konwencjonalnych bloków wodnych montowanych na obudowie.

Równolegle rozwija się technologię komór parowych vapor chambers zintegrowanych z podłożem pakietowym, w których ciepło jest transportowane za pośrednictwem ciągłego cyklu parowania i kondensacji cieczy roboczej w porowatych strukturach spiekanych proszków miedzianych. W połączeniu z ciekłymi metalami na bazie galu i indu jako materiałami termoprzewodzącymi TIM pierwszej generacji, inżynierowie uzyskują możliwość bezpiecznego rozpraszania mocy przekraczających dwa kilowaty na pojedynczy moduł procesora, co stanowi warunek konieczny do funkcjonowania kolejnych generacji superkomputerów sztucznej inteligencji.

Geopolityczny monopol na zaawansowane linie montażowe i wyzwania łańcucha dostaw

Geopolityka sektora półprzewodników przez dekady koncentrowała się niemal wyłącznie na etapie front-end, czyli na fabrykach wafli krzemowych wyposażonych w najnowocześniejsze skanery litograficzne, takich jak zakłady TSMC na Tajwanie czy fabryki Intela w Stanach Zjednoczonych i Irlandii. Jednak rewolucja zaawansowanego pakowania trójwymiarowego doprowadziła do zjawiska, w którym to etap back-end, tradycyjnie uznawany za tani i zdominowany przez montownie w Azji Południowo-Wschodniej, stał się głównym wąskim gardłem globalnego przemysłu wysokich technologii. W ostatnich latach to nie brak mocy wytwórczych w litografii czterech nanometrów ograniczał dostępność flagowych akceleratorów AI, lecz dramatyczny deficyt linii montażowych zdolnych do realizacji procesów CoWoS i EMIB.

Zaawansowane pakowanie przestało być prostym procesem zamykania chipu w plastikowej obudowie, stając się operacją o rygorach czystości i precyzji identycznych z samą produkcją krzemu. Łączenie hybrydowe Cu-Cu oraz operowanie na cienionych waflach wymaga sterylnych pomieszczeń cleanroom klasy ISO 3 lub wyższej, gdzie obecność pojedynczej cząstki kurzu o średnicy kilkunastu nanometrów na styku matryc prowadzi do nieodwracalnego zniszczenia wartego dziesiątki tysięcy dolarów superprocesora. Monopol technologiczny na najnowocześniejsze linie advanced packaging skupia się obecnie w rękach zaledwie trzech podmiotów na świecie: tajwańskiego TSMC, amerykańskiego Intela oraz południowokoreańskiego Samsunga, co tworzy nowy, niezwykle wrażliwy punkt dławienia w globalnym łańcuchu dostaw elektroniki strategicznej.

Budowa suwerenności montażowej i strategiczne inwestycje Zachodu

W obliczu rosnących napięć geopolitycznych wokół Cieśniny Tajwańskiej, rządy Stanów Zjednoczonych i Unii Europejskiej zrozumiały, że dotowanie budowy fabryk wafli krzemowych w ramach programów CHIPS Act nie zagwarantuje suwerenności technologicznej, jeśli wyprodukowane wafle będą musiały być transportowane przez Pacyfik w celu ich pocięcia i zaawansowanego zapakowania na Tajwanie. Dlatego miliardy dolarów wsparcia publicznego są obecnie kierowane na budowę gigantycznych zakładów zaawansowanego pakowania w Stanach Zjednoczonych, Niemczech i Polsce.

Inwestycje te mają na celu stworzenie w pełni zamkniętych, zrównoważonych i odpornych na szantaż geostrategiczny klastrów półprzewodnikowych na terytorium państw sojuszu transatlantyckiego, obejmujących pełen cykl życia zaawansowanego krzemu od projektu w środowiskach EDA, poprzez litografię front-end w reżimie ekstremalnego ultrafioletu High-NA EUV, aż po zaawansowany montaż trójwymiarowy 3D na podłożach szklanych i zautomatyzowane testowanie systemowe na poziomie całych szaf serwerowych. Opanowanie technologii mostków krzemowych EMIB, bezpośredniego hybrydowego wiązania miedź-miedź Cu-Cu bez użycia spoiw lutowniczych oraz zintegrowanej mikrotermiki przepływowej ostatecznie zadecyduje o tym, kto będzie kontrolował fizyczne fundamenty rewolucji sztucznej inteligencji, czyniąc z inżynierii pakowania trójwymiarowego jedną z najbardziej krytycznych, pilnie strzeżonych domen współczesnej geopolityki technologicznej XXI wieku.