Zaawansowane pakowanie 3D i bezpośrednie łączenie hybrydowe miedź-miedź: Jak interpozery krzemowe nowej generacji, mostki krzemowe i technologia CoWoS rewolucjonizują architekturę gigantycznych procesorów graficznych

Fizyczny kres monolitu krzemowego i bariera limitu siatki litograficznej

Przez ponad pół wieku postęp w mikroelektronice definiowany był przez klasyczne prawo Moore'a, które opierało się na geometrycznym skalowaniu pojedynczych tranzystorów na powierzchni pojedynczej, monolitycznej płytki krzemowej. W każdym kolejnym węźle technologicznym inżynierowie zmniejszali wymiary bramek, co pozwalało na upakowanie dwukrotnie większej liczby elementów logicznych na tym samym obszarze krzemu przy zachowaniu stałego budżetu termicznego zgodnie z regułą Dennarda. Współczesny przemysł półprzewodnikowy zderzył się jednak ze zjawiskiem podwójnej ściany fizycznej, która ostatecznie przypieczętowała koniec epoki gigantycznych układów monolitycznych. Pierwszym fundamentalnym ograniczeniem jest tak zwany limit siatki litograficznej, znany w języku angielskim jako reticle limit, który wynika bezpośrednio z konstrukcji optyki skanerów litograficznych głębokiego i ekstremalnego ultrafioletu DUV oraz EUV.

Maksymalne pole naświetlania współczesnego skanera litograficznego wynosi dwadzieścia sześć na trzydzieści trzy milimetry, co wyznacza nieprzekraczalną górną granicę powierzchni pojedynczej matrycy krzemowej na poziomie około ośmiuset pięćdziesięciu ośmiu milimetrów kwadratowych. Projektant procesora obliczeniowego nie jest w stanie wyprodukować większego monolitycznego układu w ramach pojedynczego naświetlania maski. Choć teoretycznie możliwe jest łączenie sąsiadujących pól poprzez precyzyjne zszywanie litograficzne, proces ten drastycznie obniża wydajność linii produkcyjnej i generuje gigantyczne koszty. Drugim, jeszcze bardziej bezlitosnym czynnikiem jest ekonomika uzysku z wafla opisywana przez statystyczne modele defektów Poissona i Murphy'ego. Prawdopodobieństwo wystąpienia mikroskopijnej wady krystalicznej w strukturze krzemu rośnie wykładniczo wraz z powierzchnią wytrawianej matrycy. Dla procesora o powierzchni zbliżonej do limitu siatki uzysk pełnowartościowych układów z pojedynczego wafla trzystu milimetrów spada do ułamka procenta, czyniąc masową produkcję całkowicie nieopłacalną komercyjnie.

Jednocześnie zapotrzebowanie zaawansowanych klastrów uczenia maszynowego na gęstość obliczeniową i przepustowość pamięci rośnie w tempie wielokrotnie przewyższającym możliwości pojedynczych chipów. Jedynym wyjściem z tego technologicznego impasu okazało się rozbicie monolitu na mniejsze, wyspecjalizowane płytki półprzewodnikowe, określane powszechnie mianem chipletów, a następnie ich ponowne, precyzyjne połączenie wewnątrz wspólnej obudowy w ramach zaawansowanych technologii pakowania dwu- i trójwymiarowego. Zamiast wytwarzać gigantyczny, zunifikowany procesor w najdroższym węźle litograficznym rzędu dwóch lub trzech nanometrów, inżynierowie dzielą architekturę na moduły: krytyczne rdzenie obliczeniowe wykonuje się w najgęstszym procesie, kontrolery wejścia-wyjścia i interfejsy pamięci w dojrzałych i tanich procesach sześciu lub siedmiu nanometrów, a kości pamięci HBM dostarczane są jako gotowe stosy trójwymiarowe. Sukces tej strategii zależy jednak w stu procentach od jakości i gęstości połączeń międzychipletowych.

Technologie 2.5D: Interpozery krzemowe CoWoS i mostki EMIB

Pierwszym krokiem w kierunku integracji heterogenicznej było opracowanie technologii pakowania dwuipółwymiarowego, znanej w nomenklaturze inżynierskiej jako 2.5D. W tradycyjnym montażu układy scalone łączone były za pośrednictwem ścieżek metalicznych wytrawianych na wielowarstwowym laminacie organicznym płyty głównej lub podłoża obudowy BGA. Minimalna szerokość takich ścieżek wynosiła kilkadziesiąt mikrometrów, co drastycznie ograniczało liczbę równoległych linii sygnałowych i wymuszało stosowanie wysokich napięć transmisyjnych wywołujących potężne straty pojemnościowe. Rewolucja 2.5D polegała na umieszczeniu chipletów logicznych oraz stosów pamięci HBM na pośredniczącej warstwie krzemu o wysokiej czystości, zwanej interpozerem krzemowym, w której ścieżki połączeniowe tworzone są z wykorzystaniem standardowych procesów litograficznych metalizacji znanych z fabryk półprzewodników.

Liderem w tej dziedzinie stała się technologia CoWoS, czyli Chip-on-Wafer-on-Substrate, opracowana przez tajwańskiego giganta TSMC. W klasycznym wariancie CoWoS-S pasywny interpozer krzemowy wyposażony jest w gęstą sieć wielopoziomowych połączeń miedzianych oraz pionowe przelotki przez podłoże krzemowe TSV. Umożliwia to prowadzenie tysięcy mikroskopijnych ścieżek transmisyjnych o szerokości poniżej jednego mikrometra, co zapewnia transfer danych pomiędzy chipletem obliczeniowym a pamięcią HBM z przepustowościami rzędu terabajtów na sekundę przy minimalnych opóźnieniach. Wraz ze wzrostem rozmiarów procesorów sztucznej inteligencji powierzchnia samego interpozera zaczęła jednak przekraczać dwu- i trzykrotność limitu siatki litograficznej, co wymusiło ewolucję w stronę wariantów CoWoS-R, wykorzystującego organiczną warstwę redystrybucyjną RDL, oraz zaawansowanego CoWoS-L.

Wariant CoWoS-L stanowi obecnie szczytowe osiągnięcie w architekturze modułowej, łącząc zalety elastycznych podłoży organicznych z precyzją krzemu. Zamiast stosować gigantyczny, kruchy i kosztowny interpozer z litego krzemu, inżynierowie zatapiają w organicznym podłożu obudowy miniaturowe mostki krzemowe LSI, które znajdują się wyłącznie w strefach styku sąsiadujących ze sobą chipletów. Koncepcja ta jest ideowo zbliżona do konkurencyjnej technologii EMIB, czyli Embedded Multi-die Interconnect Bridge, rozwijanej przez firmę Intel. Mostki krzemowe posiadają gęstość wyprowadzeń rzędu dziesiątek mikrometrów, zapewniając ultra-szerokie magistrale transmisyjne dokładnie tam, gdzie jest to krytyczne, podczas gdy pozostała część obudowy korzysta z ekonomicznego laminatu organicznego. Pozwala to na budowanie gigantycznych superukładów złożonych z kilkunastu chipletów logicznych i ośmiu lub dwunastu stosów HBM o łącznej powierzchni przekraczającej trzy tysiące milimetrów kwadratowych.

Bezpośrednie łączenie hybrydowe miedź-miedź i montaż 3D bez lutowia

Mimo ogromnych sukcesów technologii 2.5D, współczesne modele sztucznej inteligencji wymagają jeszcze wyższej gęstości upakowania i radykalnego skrócenia odległości pomiędzy elementami obliczeniowymi a pamięcią podręczną. Odpowiedzią jest pełna integracja trójwymiarowa 3D, w której matryce krzemowe nie leżą obok siebie na interpozerze, lecz są układane warstwowo bezpośrednio jedna na drugiej w pionowe stosy. Przez lata podstawową metodą łączenia warstw w trójwymiarze były mikro-wybrzuszenia lutownicze, czyli micro-bumps, wykonane ze stopów cyny, miedzi i srebra. Jednak fizyka procesu lutowania stawia nieprzekraczalną barierę dla dalszej miniaturyzacji: przy zmniejszaniu rastra połączeń poniżej dwudziestu mikrometrów napięcie powierzchniowe stopionego lutowia prowadzi do powstawania zwarć między sąsiednimi polami oraz niekontrolowanego rozpływu metalu.

Prawdziwym przełomem technologicznym stało się bezpośrednie łączenie hybrydowe miedź-miedź, określane w literaturze jako Direct Cu-Cu Hybrid Bonding lub Cu-Cu DB. Technologia ta całkowicie eliminuje jakiekolwiek stopy lutownicze, łącząc dwie polerowane płytki krzemowe na poziomie atomowym. Proces rozpoczyna się od naniesienia na powierzchnię obu łączonych matryc ultracienkiej warstwy dielektryka, najczęściej dwutlenku krzemu SiO2 lub węgloazotku krzemu SiCN, w której poprzez precyzyjne trawienie tworzy się mikroskopijne zagłębienia wypełniane czystą miedzią galwaniczną. Następnie powierzchnia poddawana jest agresywnemu polerowaniu chemiczno-mechanicznemu CMP z kontrolą chropowatości na poziomie pojedynczych angstremów, przy czym proces polerowania prowadzi się w taki sposób, aby miedziane pola kontaktowe uległy minimalnemu cofnięciu poniżej płaszczyzny dielektryka, tworząc kontrolowane nanometryczne zagłębienia.

Gdy dwie tak przygotowane płytki zostaną dociśnięte do siebie w warunkach pokojowych w sterylnym cleanroomie klasy jeden, na powierzchni granicznej dielektryków zachodzi natychmiastowe łączenie molekularne za pośrednictwem wiązań wodorowych i sił van der Waalsa. Następnie cały zespół wędruje do pieca próżniowego, gdzie poddawany jest wygrzewaniu w temperaturze około trzystu stopni Celsjusza. W podwyższonej temperaturze miedź wykazuje znacznie wyższy współczynnik rozszerzalności cieplnej niż otaczający ją dwutlenek krzemu. W rezultacie miedziane poduszki rozszerzają się, wypełniając nanometryczną szczelinę i stykając się ze sobą z potężnym ciśnieniem mechanicznym. Dochodzi wówczas do zjawiska rekrystalizacji i dyfuzji atomowej w poprzek granicy ziaren miedzi, tworząc jednolite, metaliczne wiązanie o niemal zerowym oporze elektrycznym i doskonałej przewodności cieplnej.

Hybrydowe łączenie bezpośrednie pozwala na zmniejszenie rastra pól kontaktowych z dwudziestu mikrometrów, typowych dla mikro-wybrzuszeń, do poniżej jednego mikrometra, a w laboratoriach badawczych nawet do czterystu nanometrów. Oznacza to wzrost gęstości połączeń pionowych o ponad dwa rzędy wielkości, sięgający miliona połączeń na milimetr kwadratowy. Pasożytnicza pojemność takiego złącza spada do poziomu poniżej jednego femtofarada, a indukcyjność staje się praktycznie pomijalna. Dzięki temu sygnały logiczne mogą przepływać pomiędzy piętrami procesora 3D z taką samą prędkością i przy takich samych napięciach, jak wewnątrz pojedynczej warstwy metalizacji monolitycznej, co zaciera granicę między oddzielnymi matrycami a jednolitym układem scalonym.

Przelotki TSV i wyzwania termomechaniczne w stosach 3D

Kluczowym elementem umożliwiającym doprowadzenie zasilania oraz sygnałów sterujących do wyższych pięter stosu trójwymiarowego są przelotki przez podłoże krzemowe TSV, czyli Through-Silicon Vias. Są to mikroskopijne, pionowe kolumny z czystej miedzi przechodzące przez całą grubość podłoża krzemowego, które przed montażem musi zostać pocienione mechanicznie i chemicznie z typowych siedmiuset mikrometrów do zaledwie trzydziestu lub nawet dwudziestu mikrometrów. Wytrawianie milionów otworów o współczynniku kształtu aspect ratio sięgającym dwadzieścia do jednego wymaga stosowania zaawansowanego procesu Boscha w reaktorach głębokiego trawienia plazmowego DRIE, w którym naprzemiennie stosuje się cykle trawienia gazem SF6 oraz pasywacji ścianek bocznych polimerem C4F8.

Po wytrawieniu otworów ich ścianki muszą zostać pokryte barierą dyfuzyjną z azotku tantalu TaN lub azotku tytanu TiN, aby zapobiec migracji atomów miedzi do sieci krystalicznej krzemu, co prowadziłoby do powstawania głębokich pułapek rekombinacyjnych i degradacji tranzystorów. Następnie przelotki są elektrochemicznie wypełniane miedzią bez tworzenia jakichkolwiek pustek czy pęcherzy gazowych. Najpoważniejszym problemem inżynieryjnym w technologii TSV jest niedopasowanie współczynników rozszerzalności cieplnej CTE pomiędzy miedzią a krzemem. Miedź rozszerza się pod wpływem temperatury ponad pięciokrotnie silniej niż krzem, co w warunkach cyklicznego nagrzewania i chłodzenia procesora generuje potężne naprężenia termomechaniczne. Naprężenia te mogą prowadzić do mikropęknięć dielektryka, delaminacji warstw oraz niekorzystnych zmian ruchliwości nośników w kanałach sąsiadujących tranzystorów na skutek zjawiska piezorezystywności.

Projektowanie struktur 3D wymaga w związku z tym stosowania zaawansowanych stref buforowych Keep-Out Zones wokół każdej przelotki TSV, w których zakazane jest umieszczanie elementów aktywnych. Równocześnie kumulacja ciepła w pionowym stosie krzemowym staje się wyzwaniem absolutnie pierwszoplanowym. Tradycyjne radiatory odprowadzają ciepło wyłącznie z górnej powierzchni obudowy. W stosie 3D tranzystory umieszczone na dolnych kondygnacjach są odcięte od radiatora przez warstwy dielektryka o bardzo niskiej przewodności cieplnej. Powstające lokalne punkty przegrzania hot spots mogą osiągać temperatury niszczące strukturę półprzewodnika, jeśli moc nie zostanie rozproszona w sposób aktywny. Z tego względu najnowsze badania skupiają się na integracji mikroskopijnych kanalików chłodzenia cieczą bezpośrednio w strukturze interpozerów krzemowych oraz stosowaniu warstw syntetycznego diamentu CVD o przewodności cieplnej pięciokrotnie wyższej niż czysta miedź.

Monolity teratranzystorowe i architektury obliczeniowe jutra

Konwergencja zaawansowanego pakowania 2.5D, hybrydowego łączenia 3D oraz pamięci HBM umożliwia tworzenie architektur o skali, która jeszcze dekadę temu wydawała się czystą fantastyką naukową. Przemysł wkroczył w erę monolitów teratranzystorowych, w których pojedynczy procesor w obudowie integruje ponad bilion tranzystorów logicznych i pamięciowych połączonych w jedną koherentną strukturę obliczeniową. Wiodące platformy akceleracji sztucznej inteligencji wykorzystują stosy 3D do umieszczania gigantycznych bloków pamięci podręcznej SRAM bezpośrednio pod rdzeniami obliczeniowymi GPU, co eliminuje opóźnienia w pobieraniu wag i aktywacji, obniżając jednostkowe zużycie energii na operację tensorową o kilkadziesiąt procent.

Wizją docelową dla kolejnej dekady jest koncepcja System-on-Wafer, w której zamiast ciąć wafel krzemowy na pojedyncze matryce, cała płytka o średnicy trzystu milimetrów jest zachowywana jako jeden zintegrowany procesor o gigantycznej powierzchni, łączony trójwymiarowo z kolejnymi waflami pamięciowymi i zasilającymi za pomocą bezpośredniego łączenia hybrydowego. Opanowanie technologii hybrydowego pakowania stało się nowym punktem ciężkości globalnego łańcucha dostaw półprzewodników. Dziś to nie sama miniaturyzacja bramek w litografii, lecz zdolność do precyzyjnego składania wielowarstwowych klocków krzemowych w trójwymiarze decyduje o tym, kto wyprodukuje najszybszy i najbardziej wydajny procesor sztucznej inteligencji na świecie.

Standardy interfejsów międzychipletowych UCIe i otwartość ekosystemu

Równolegle z rewolucją w fizycznej warstwie połączeń zaawansowanego pakowania, przemysł półprzewodnikowy musiał zmierzyć się z palącym problemem standaryzacji protokołów komunikacyjnych na styku chipletów pochodzących od różnych producentów. Przez wiele lat integracja heterogeniczna była domeną zamkniętych, zastrzeżonych technologii wielkich korporacji, które projektowały własne interfejsy logiczne i elektryczne, uniemożliwiając łączenie w jednym pakiecie rdzeni obliczeniowych jednej firmy z blokami akceleracyjnymi lub interfejsami I/O innej. Ta technologiczna izolacja została przełamana przez powołanie otwartego konsorcjum Universal Chiplet Interconnect Express, znanego jako UCIe, które zrzesza liderów światowego rynku półprzewodników, w tym projektantów układów, producentów oprogramowania EDA oraz czołowe odlewnie krzemowe.

Standard UCIe definiuje kompletną specyfikację warstw stosu komunikacyjnego, począwszy od warstwy fizycznej PHY zoptymalizowanej pod kątem standardowego pakowania na laminacie oraz zaawansowanego pakowania 2.5D i 3D, poprzez warstwę łącza danych D2D zapewniającą niezawodność, retransmisję i kontrolę przepływu, aż po protokoły transportowe wyższego rzędu, w tym natywną obsługę protokołów PCIe oraz CXL. Dzięki znormalizowaniu poziomów napięć, szerokości szyn danych i algorytmów synchronizacji zegara, UCIe pozwala na osiągnięcie gęstości przepustowości krawędziowej przekraczającej terabit na sekundę na milimetr bieżący krawędzi chipletu przy jednostkowym poborze mocy poniżej pół pikodżula na przesłany bit danych.

Wprowadzenie standardu UCIe otwiera drogę do modułowego projektowania procesorów na wzór klocków elektronicznych, gdzie firmy projektowe mogą komponować zaawansowane jednostki obliczeniowe z certyfikowanych chipletów dostępnych na wolnym rynku. Przedsiębiorstwo specjalizujące się w architekturach sieci neuronowych może skupić się wyłącznie na opracowaniu własnego chipletu akceleratora tensorowego, kupując gotowe chiplety interfejsów pamięci HBM, kontrolerów magistrali PCI Express oraz modułów zarządzania zasilaniem od wyspecjalizowanych dostawców zewnętrznych. Taka demokratyzacja ekosystemu drastycznie skraca czas wprowadzenia nowych układów na rynek i obniża barierę wejścia dla innowacyjnych startupów, stanowiąc fundament dynamicznego rozwoju sztucznej inteligencji w drugiej połowie bieżącej dekady.

Zasilanie od tyłu Backside Power Delivery i synergia z trójwymiarem

Jednym z najbardziej innowacyjnych dopełnień technologii pakowania 3D jest przeniesienie sieci dystrybucji zasilania na tylną stronę wafla krzemowego, określane w branży jako Backside Power Delivery Network lub w skrócie BSPDN. W tradycyjnych architekturach półprzewodnikowych zarówno delikatne linie sygnałowe, jak i potężne magistrale zasilające doprowadzające prądy o natężeniu setek amperów musiały dzielić tę samą przestrzeń w warstwach metalizacji umieszczonych na przedniej stronie płytki nad warstwą tranzystorów. Prowadziło to do zjawiska zagęszczenia tras połączeń, wzrostu zakłóceń elektromagnetycznych oraz niebezpiecznych spadków napięcia roboczego IR drop, wynikających z rezystancji długich i cienkich ścieżek zasilających pokonujących kilkanaście poziomów metalizacji.

Technologia BSPDN, reprezentowana między innymi przez architekturę Intel PowerVia oraz rozwiązania TSMC A16, przenosi całą sieć grubych magistral zasilających na spód płytki krzemowej. Zasilanie doprowadzane jest bezpośrednio do źródeł i drenów tranzystorów za pośrednictwem ultrakrótkich, nanometrycznych przelotek nano-TSV omijających całą skomplikowaną plątaninę przednich warstw metalizacji sygnałowej. Rozwiązanie to uwalnia przednią stronę krzemu wyłącznie dla ultraszybkich połączeń sygnałowych i komunikacji międzychipletowej, redukując opory omowe sieci zasilającej o ponad trzydzieści procent i eliminując lokalne spadki napięcia przy gwałtownych skokach obciążenia obliczeniowego procesora.

Połączenie sieci zasilania od tyłu z bezpośrednim łączeniem hybrydowym Cu-Cu tworzy idealną synergię architektoniczną. Spód procesora może zostać bezpośrednio zintegrowany ze zintegrowanym modułem regulacji napięcia IVVR lub dedykowanym chipletem kondensatorów odsprzęgających wykonanych w technologii głębokich rowków krzemowych Deep Trench Capacitors. W ten sposób powstaje prawdziwie trójwymiarowa kanapka półprzewodnikowa, w której zasilanie podawane jest od spodu najkrótszą możliwą drogą o zerowej niemal indukcyjności, logika obliczeniowa znajduje się w centrum, a transfer danych i komunikacja z pamięcią HBM realizowane są przez górne warstwy metalizacji i interpozery krzemowe.

Wyzwania metrologiczne i defektoskopia rentgenowska złączy submikronowych

Wdrożenie bezpośredniego łączenia hybrydowego miedź-miedź w skali wielkoseryjnej fabrykacji wymusiło rewolucję w dziedzinie nieniszczącej metrologii i kontroli jakości procesów produkcyjnych. Ponieważ łączone powierzchnie stykają się ze sobą w sposób całkowicie nieprzezierny dla światła widzialnego, a raster pól kontaktowych wynosi poniżej jednego mikrometra, tradycyjne techniki inspekcji optycznej i mikroskopii elektronowej SEM stają się bezużyteczne do oceny jakości wnętrza gotowego pakietu 3D. Wszelkie pęcherze gazowe, mikroskopijne cząstki pyłu uwięzione pomiędzy warstwami dielektryka czy niedokładności wyrównania matryc rzędu kilkudziesięciu nanometrów mogą prowadzić do katastrofalnej awarii całego superukładu.

Aby temu zapobiec, linie produkcyjne zaawansowanego pakowania wyposaża się w wysokorozdzielcze systemy mikroskopii akustycznej SAM oraz laboratoryjne tomografy rentgenowskie X-ray CT o nanometrycznej ogniskowej źródła promieniowania. Fale akustyczne o częstotliwościach rzędu setek megaherców przenikają przez strukturę krzemu, ulegając silnemu odbiciu na wszelkich nieciągłościach materiałowych i szczelinach delaminacyjnych o grubości zaledwie ułamka nanometra. Z kolei zogniskowana tomografia rentgenowska umożliwia trójwymiarową rekonstrukcję milionów połączeń Cu-Cu wewnątrz całego wolumenu obudowy, wykrywając lokalne braki kontaktu, mikropęknięcia oraz zjawisko elektro-migracji atomów miedzi zachodzące pod wpływem ekstremalnych gęstości prądu roboczego.

Równolegle rozwijana jest koncepcja Known Good Die KGD, która wymaga przeprowadzenia pełnego zestawu testów elektrycznych i termicznych na każdym pojedynczym chiplecie przed podjęciem decyzji o jego hybrydowym zgrzaniu ze stosem. Zastosowanie zaawansowanych kart pomiarowych z mikroskopijnymi igłami MEMS pozwala na weryfikację integralności logicznej bloków obliczeniowych przy częstotliwościach roboczych z zachowaniem nienaruszonej czystości chemicznej i gładkości dielektryka SiO2. Dzięki połączeniu zaawansowanej metrologii w czasie rzeczywistym z rygorystyczną selekcją KGD, odlewnie półprzewodników są w stanie utrzymać uzysk komercyjny pakietów 3D na poziomie przekraczającym dziewięćdziesiąt pięć procent, czyniąc teratranzystorowe procesory AI ekonomiczną rzeczywistością współczesnego rynku serwerowego.

Zaawansowane oprogramowanie symulacji multifizycznej EDA łączy równania mechaniki ciała stałego z termodynamiką przepływów ciepła, pozwalając na modelowanie odkształceń termicznych i naprężeń Von Misesa w strukturze CoWoS i Foveros z dokładnością do pojedynczych megapaskali. Umożliwia to optymalizację rozkładu przelotek TSV oraz mikroskopijnych kanałów odciążających, eliminując ryzyko delaminacji dielektryka podczas gwałtownych stanów nieustalonych i nagłych zmian temperatury złącza półprzewodnikowego.