Tranzystory 3D CFET i węzły poniżej 10 angstremów: Jak pionowa integracja komplementarna nMOS i pMOS oraz zasilanie Backside Power Delivery przełamują fizyczne limity skalowania krzemu

Kres architektury nanosheetów i geometryczna ściana skalowania krzemu

Przemysł półprzewodnikowy, stanowiący niewidzialny krwioobieg współczesnej cywilizacji technicznej, stanął w obliczu najbardziej fundamentalnego przewrotu architektonicznego w całej swojej sześćdziesięcioletniej historii. Od momentu sformułowania przez Gordona Moore'a słynnego prawa głoszącego podwajanie liczby tranzystorów w układzie scalonym co dwa lata, postęp mikroelektroniczny opierał się na dwuwymiarowym skalowaniu geometrycznym. Jednak w miarę jak czołowe odlewnie na świecie schodzą poniżej bariery dwóch nanometrów, wkraczając w epokę angstremową i węzły technologiczne określane jako Intel 18A czy TSMC N2, klasyczne tranzystory polowe z dookólną bramką GAAFET Gate-All-Around oparte na poziomych nanosheetach napotkały na nieprzekraczalną barierę fizyczną. Przy skoku linii bramki poniżej czterdziestu pięciu nanometrów dalsza miniaturyzacja komórek logicznych w płaszczyźnie poziomej stała się niemożliwa ze względu na konieczność fizycznego umieszczenia obok siebie tranzystora typu nMOS i pMOS tworzących podstawowy inwerter CMOS. Odpowiedzią branży na ten kryzys jest przejście w trzeci wymiar za sprawą architektury tranzystorów komplementarnych 3D CFET Complementary Field-Effect Transistor.

Istotą rewolucji CFET jest pionowe ułożenie tranzystorów komplementarnych bezpośrednio jeden nad drugim na tym samym obszarze krzemu. W klasycznej architekturze CMOS, od czasów tranzystorów planarnych po FinFET-y i nanosheety, tranzystor z kanałem typu n nMOS oraz tranzystor z kanałem typu p pMOS musiały być rozdzielone w poziomie fizyczną przerwą dielektryczną zapobiegającą pasożytniczym prądom upływu i zjawisku zatrzaskiwania latch-up. Konieczność zachowania tej odległości determinowała minimalną wysokość standardowej komórki logicznej standard cell height na poziomie od pięciu do sześciu ścieżek siatki metalizacji tracks. Architektura 3D CFET burzy ten podział: tranzystor nMOS zostaje zintegrowany pionowo na szczycie tranzystora pMOS lub odwrotnie, co pozwala na natychmiastowe zredukowanie wysokości komórki logicznej do trzech lub nawet dwóch i pół ścieżki. W rezultacie gęstość upakowania bramek logicznych w procesorze ulega podwojeniu przy zachowaniu identycznego skoku siatki polikrzemu Contacted Poly Pitch CPP, otwierając drogę do węzłów A10, A7 i A5 odpowiadających strukturom poniżej jednego nanometra.

Architektura tranzystorów komplementarnych 3D CFET

Realizacja pionowego stosu CFET na waflach krzemowych o średnicy trzystu milimetrów dzieli się na dwie główne ścieżki technologiczne: integrację monolityczną Monolithic CFET oraz integrację sekwencyjną Sequential CFET. W podejściu monolitycznym cała struktura tranzystora jest wytwarzana na pojedynczym podłożu krzemowym poprzez epitaksjalny wzrost naprzemiennych ultracienkich warstw krzemu Si oraz krzemo-germanu SiGe o precyzyjnie kontrolowanej stechiometrii atomowej. Następnie za pomocą zaawansowanego trawienia plazmowego tworzy się wysokie, pionowe żebra o ekstremalnych proporcjach kształtu, w których po selektywnym usunięciu warstw SiGe pozostają zawieszone w próżni nanosheety krzemowe dla dolnego i górnego tranzystora. Największym wyzwaniem monolitycznego CFET jest konieczność precyzyjnego uformowania dwóch odrębnych metali pracy wyjścia work function metals oraz domieszkowania obszarów źródła i drenu dla nMOS i pMOS w ciasnej przestrzeni pionowej o wysokości kilkudziesięciu nanometrów.

Monolityczna kontra sekwencyjna integracja pionowa stosu

Z kolei w integracji sekwencyjnej, rozwijanej intensywnie przez francuski instytut CEA-Leti, dolny tranzystor pMOS jest wytwarzany w standardowym procesie wysokotemperaturowym na jednym waflu krzemowym, po czym za pomocą techniki bezpośredniego łączenia płytek Direct Wafer Bonding oraz procesu Smart Cut nanosi się na niego ultracienką, monokrystaliczną warstwę krzemu, na której budowany jest górny tranzystor nMOS. Zaletą podejścia sekwencyjnego jest niezależna optymalizacja parametrów obu tranzystorów oraz możliwość zastosowania odmiennych materiałów kanałowych, na przykład germanu dla pMOS ze względu na rekordową ruchliwość dziur oraz krzemu dla nMOS. Kluczowym ograniczeniem sekwencyjnego CFET jest jednak rygorystyczny budżet termiczny: procesy osadzania i aktywacji termicznej domieszek górnego tranzystora nie mogą przekroczyć temperatury pięciuset stopni Celsjusza, aby nie doprowadzić do dyfuzji domieszek i degradacji styków metalicznych w gotowym dolnym tranzystorze.

Jednym z najbardziej krytycznych elementów inżynierii monolitycznego CFET jest warstwa środkowej izolacji dielektrycznej Middle Dielectric Isolation MDI. Warstwa ta musi oddzielać bramkę, źródło i dren dolnego tranzystora od komponentów górnego tranzystora na odległości zaledwie kilkunastu nanometrów. Obecność defektów strukturalnych lub niejednorodności grubości warstwy MDI prowadzi do powstania pasożytniczych pojemności sprzęgających, które drastycznie spowalniają częstotliwość przełączania bramki i zwiększają straty dynamiczne. Inżynierowie z konsorcjum imec opracowali nowatorskie procesy selektywnego osadzania warstw atomowych ALD dielektryków o niskiej stałej dielektrycznej low-k na bazie tleno-węglo-azotków krzemu SiOCN, które wypełniają przestrzeń międzykanałową z pikometrową precyzją, zapewniając doskonałą izolację galwaniczną przy minimalnej pojemności pasożytniczej.

Wyzwania inżynierii materiałowej: Izolacja dielektryczna MDI

Wdrożenie pionowej architektury CFET byłoby jednak bezużyteczne bez jednoczesnego zrewolucjonizowania sieci dystrybucji zasilania poprzez technologię Backside Power Delivery Network BSPDN. W tradycyjnych układach scalonych linie zasilające VDD i masowe VSS rywalizują o przestrzeń na najniższych warstwach metalizacji M0 i M1 z liniami sygnałowymi łączącymi wyjścia bramek logicznych. W węzłach pod-dwunanometrowych opór elektryczny ultracienkich ścieżek zasilających rośnie lawinowo, wywołując groźne spadki napięcia IR drop, które ograniczają taktowanie procesora i generują szumy logiczne. Technologia zasilania od spodu, wdrażana przez Intela pod nazwą PowerVia, polega na przeniesieniu całej sieci zasilającej na tylną stronę wafla krzemowego. Po wytworzeniu tranzystorów wafel jest polerowany chemiczno-mechanicznie CMP od spodu do grubości zaledwie kilkuset nanometrów, po czym trawi się mikroskopijne nanookna zasilające Nano-TSV łączące zakopane szyny zasilające Buried Power Rails BPR bezpośrednio ze źródłami tranzystorów CFET.

Zintegrowanie zasilania od spodu z architekturą 3D CFET tworzy synergiczny przełom inżynieryjny, uwalniając sto procent powierzchni przedniej strony wafla dla optymalizacji routingu sygnałowego. W komórce CFET zasilanej od spodu zakopane szyny zasilające BPR biegną pod dolnym tranzystorem, podczas gdy interkonekty sygnałowe łączą się bezpośrednio z górnym tranzystorem, eliminując skomplikowane i generujące opóźnienia przelotki pionowe. Redukcja spadków napięcia IR drop o ponad trzydzieści procent pozwala na obniżenie nominalnego napięcia zasilania VDD poniżej sześciuset miliwoltów, co przekłada się na natychmiastowy spadek zużycia energii układu scalonego o ponad czterdzieści procent przy zachowaniu identycznej częstotliwości taktowania zegara procesora.

Zasilanie od spodu Backside Power Delivery i zakopane szyny zasilające BPR

Równolegle z rewolucją w architekturze tranzystorów przemysł półprzewodnikowy staje przed koniecznością porzucenia miedzi jako głównego materiału interkonektów metalizacji najniższych warstw. Przy skoku linii poniżej dwudziestu nanometrów zjawisko rozpraszania elektronów na granicach ziaren polikrystalicznych oraz bariera dyfuzyjna z azotku tantalu TaN, która nie skaluje się proporcjonalnie do szerokości ścieżki, powodują katastrofalny wzrost rezystywności efektywnej miedzi. Odlewnie przygotowują się do przejścia na metale ogniotrwałe o krótkiej drodze swobodnej elektronu, takie jak ruten Ru oraz molibden Mo. Ruten nie wymaga stosowania barier dyfuzyjnych zapobiegających migracji atomów do dielektryka i wykazuje rekordową odporność na zjawisko elektromigracji pod wpływem potężnych gęstości prądu przekraczających dziesięć milionów amperów na centymetr kwadratowy, co czyni go idealnym kandydatem na metalizację styków w komórkach 3D CFET.

W dalszej perspektywie, w węzłach poniżej pięciu angstremów A5 i A3, fizyczne ograniczenia transportu nośników w krzemie wymuszą zastąpienie kanałów krzemowych przez monowarstwowe materiały dwuwymiarowe z grupy dichalkogenków metali przejściowych 2D TMD Transition Metal Dichalcogenides. Materiały te, takie jak dwusiarczek molibdenu MoS2 dla tranzystorów nMOS oraz dwuselenek wolframu WSe2 dla tranzystorów pMOS, charakteryzują się grubością zaledwie trzech atomów i całkowitym brakiem wiszących wiązań dangling bonds na powierzchni. Dzięki temu nośniki ładunku nie ulegają rozpraszaniu powierzchniowemu, co pozwala na zachowanie doskonałej kontroli elektrostatycznej bramki przy długościach kanału poniżej pięciu nanometrów bez ryzyka wystąpienia prądów upływu tunelowego dren-źródło.

Synergia PowerVia z komórkami CFET i redukcja spadków napięcia

Z ekonomicznego i geopolitycznego punktu widzenia opanowanie technologii 3D CFET w połączeniu z litografią High-NA EUV stanowi absolutną stawkę w globalnym wyścigu o dominację technologiczną. Koszt opracowania i wdrożenia węzła technologicznego poniżej dziesięciu angstremów przekracza piętnaście miliardów dolarów, a budowa pojedynczej gigafabryki nowej generacji pochłania ponad dwadzieścia pięć miliardów dolarów. W tym wyścigu biorą udział już tylko trzy podmioty na świecie: tajwańskie TSMC, amerykański Intel oraz południowokoreański Samsung. Podmiot, który jako pierwszy osiągnie stabilne uzyski produkcyjne yield w masowej produkcji tranzystorów 3D CFET, zmonopolizuje dostawy najbardziej zaawansowanych procesorów obliczeniowych dla sztucznej inteligencji, centrów danych i obronności, zyskując geopolityczną dźwignię o bezprecedensowej sile nacisku w XXI wieku.

W nanoskali węzłów pod-angstremowych jednym z najbardziej podstępnych wąskich gardeł staje się opór styków elektrycznych contact resistance na granicy metalu ze źródłem i drenem tranzystora. Zgodnie z teorią termoelektronowej emisji Bethego przepływ ładunku przez barierę potencjału jest ograniczony zjawiskiem przyszpilenia poziomu Fermiego Fermi level pinning, które w klasycznych stykach niklowo-platynowych tworzy wysoką barierę Schottky'ego dla nośników większościowych. W komórkach CFET, gdzie powierzchnia fizycznego kontaktu nanosheetu wynosi zaledwie kilkanaście nanometrów kwadratowych, rezystancja stykowa zaczyna dominować nad rezystancją samego kanału przewodzącego. Rozwiązaniem stało się wdrożenie ultracieńkich warstw kontaktowych z krzemków rutenu oraz silnie domieszkowanych warstw pośrednich wywołujących zjawisko kwantowego tunelowania polowego, co pozwala na obniżenie jednostkowej rezystancji stykowej poniżej dziesięciu do potęgi minus dziewiątej oma na centymetr kwadratowy.

Rewolucja w metalizacji interkonektów: Przejście z miedzi na ruten i molibden

Równolegle ze skalowaniem styków konieczna stała się rewolucja w inżynierii dielektryków bramkowych o wysokiej stałej dielektrycznej High-k. Klasyczne warstwy dwutlenku hafnu HfO2, stosowane od czasów pierwszych węzłów czterdziestopięcionanometrowych, osiągnęły fizyczny limit grubości, poniżej którego zjawisko tunelowania kwantowego przez bramkę wywołuje katastrofalny wzrost prądów upływu w stanie spoczynku off-state leakage. W tranzystorach CFET inżynierowie wprowadzają ferroelektryczne stopy tlenków cyrkonu i hafnu HZO z inżynierią dipoli atomowych domieszkowanych lantanem i glinem. Zjawisko ujemnej pojemności ferroelektrycznej negative capacitance pozwala na przełamanie termodynamicznego limitu Boltzmanna dla nachylenia podprogowego subthreshold swing poniżej sześćdziesięciu miliwoltów na dekadę prądu w temperaturze pokojowej, co umożliwia przełączanie tranzystora przy znacznie niższych napięciach zasilania.

Jednym z najpoważniejszych wyzwań fizycznych stojących przed projektantami procesorów opartych na 3D CFET jest zjawisko samonagrzewania Self-Heating Effect SHE. W klasycznym układzie płaskim ciepło generowane w kanale tranzystora jest łatwo odprowadzane pionowo w głąb masywnego podłoża krzemowego wafla. W strukturze CFET górny tranzystor jest odizolowany termicznie od podłoża przez warstwę dielektryka środkowego MDI o niskiej przewodności cieplnej. W rezultacie podczas pracy z wysoką częstotliwością taktowania gęstość mocy cieplnej w miniaturowym nanosheecie może przekroczyć kilowat na milimetr kwadratowy, prowadząc do lokalnego wzrostu temperatury o kilkadziesiąt stopni. Aby zapobiec degradacji ruchliwości elektronów i przyspieszonemu starzeniu tlenków bramkowych, odlewnie eksperymentują z wbudowywaniem nanometrowych warstw heksagonalnego azotku boru h-BN oraz syntetycznego diamentu nanokrystalicznego o ultrawysokiej przewodności cieplnej jako boczników termicznych odprowadzających ciepło do tylnej warstwy metalizacji.

Materiały dwuwymiarowe 2D TMD jako kanały przewodzące pod-nanometrowe

Kluczowym beneficjentem wdrożenia architektury CFET jest pamięć statyczna SRAM, która w ostatnich generacjach procesorów stała się głównym hamulcem skalowania powierzchni całego układu scalonego. W węzłach FinFET i klasycznych nanosheetach powierzchnia standardowej komórki 6T-SRAM, składającej się z sześciu tranzystorów tworzących dwie sprzężone pętle inwerterów i tranzystory dostępowe, przestała się zmniejszać poniżej dwudziestu jeden tysięcznych mikrometra kwadratowego ze względu na ograniczenia reguł projektowych DRC w poziomie. CFET pozwala na zrealizowanie inwerterów CMOS w pionie, co umożliwia stworzenie trójwymiarowej komórki 6T-SRAM o powierzchni zredukowanej o niemal pięćdziesiąt procent. Umożliwia to zintegrowanie gigantycznych buforów pamięci podręcznej L3 i L4 bezpośrednio na matrycach akceleratorów AI bez konieczności drastycznego powiększania rozmiaru fizycznego chipu.

Wymóg zachowania rygorystycznej powtarzalności parametrów elektrycznych bilionów tranzystorów na pojedynczym waflu krzemowym wymusza odejście od klasycznych metod trawienia plazmowego RIE na rzecz trawienia warstwami atomowymi Atomic Layer Etching ALE. W strukturze CFET o wysokości kilkuset nanometrów nawet minimalne odchylenie profilu ścianki pionowej żebra prowadzi do asymetrii wymiarów krytycznych CD pomiędzy dolnym a górnym tranzystorem, wywołując rozrzut napięć progowych i asymetrię czasów propagacji sygnału. Proces cyklicznego nasycania powierzchni gazami halogenkowymi z następczym impulsowym usuwaniem pojedynczych monowarstw atomowych za pomocą niskoenergetycznych jonów argonu gwarantuje uzyskanie idealnie pionowych ścianek o chropowatości krawędzi LER zredukowanej do wymiaru pojedynczych wiązań sieci krystalicznej krzemu.

Geopolityka wyścigu odlewniczego w węzłach angstremowych A10 i A7

Wdrożenie węzłów angstremowych A14, A10 i A7 jest nierozerwalnie splecione z komercjalizacją skanerów litograficznych High-NA EUV o aperturze numerycznej 0.55 produkcji holenderskiego koncernu ASML. Ekstremalna rozdzielczość optyczna skanera EXE:5200 pozwala na drukowanie krytycznych warstw żeber nanosheetów CFET oraz zakopanych szyn zasilających BPR w pojedynczej ekspozycji fotolitograficznej, eliminując konieczność stosowania zawodnego i kosztownego poczwórnego naświetlania samopozycjonującego SAQP. Precyzja nakładania kolejnych warstw overlay musi jednak zostać utrzymana poniżej jednego i dwóch dziesiątych nanometra na całym obszarze wafla, co wymaga wdrożenia zaawansowanych algorytmów korekcji dynamicznej zniekształceń termicznych optyki Zeissa w czasie rzeczywistym.

Kontrola jakości i detekcja defektów w epoce 3D CFET wymusiła rewolucję w metrologii in-line pracującej wewnątrz czystych pomieszczeń cleanroomu. Klasyczne metody optyczne są całkowicie bezużyteczne wobec struktur o wymiarach wielokrotnie mniejszych od długości fali światła widzialnego ukrytych pod kilkoma warstwami metali. Diagnostyka procesowa opiera się na klastrach wielowiązkowej mikroskopii elektronowej Multi-Beam SEM wykorzystujących matryce setek równoległych wiązek elektronów skanujących wafel w próżni oraz na dyfrakcji rentgenowskiej przy kątach ślizgowych CD-SAXS. Do ostatecznej analizy atomowej defektów sieci krystalicznej stosuje się transmisyjne mikroskopy elektronowe TEM z korekcją aberracji sferycznej i chromatycznej, zdolne do bezpośredniego obrazowania pojedynczych kolumn atomowych w złączu krzem-dielektryk z rozdzielczością poniżej pięćdziesięciu pikometrów.

Opór styków elektrycznych i przyszpilenie poziomu Fermiego

Wreszcie, tranzystory 3D CFET stanowią fundament nowej ery zaawansowanego pakowania wielomatrycowego Advanced Packaging i technologii heterogenicznych chipletów. Łączenie matryc logicznych CFET z pamięciami HBM oraz krzemową fotoniką scaloną odbywa się za pomocą bezpośredniego łączenia hybrydowego miedź-miedź Direct Hybrid Bonding o skoku wyprowadzeń poniżej jednego mikrometra, realizowanego w technologiach takich jak TSMC SoIC czy Intel Foveros Direct 3D. Taka integracja umożliwia budowę megaprocesorów o gęstości upakowania przekraczającej bilion tranzystorów w pojedynczej obudowie, zacierając granicę pomiędzy pojedynczym chipem a kompletnym systemem komputerowym. Zdolność do komercyjnego skalowania tranzystorów CFET w węzłach pod-angstremowych zapewni zatem utrzymanie wykładniczego tempa rozwoju sztucznej inteligencji i mocy obliczeniowej przez kolejne dwie dekady XXI wieku.

Naturalnym rozszerzeniem paradygmatu zasilania od spodu jest przeniesienie na tylną stronę wafla krzemowego również globalnego drzewa zegarowego Backside Clock Distribution. W tradycyjnych wielordzeniowych procesorach linie dystrybucji zegara biegnące przez najwyższe warstwy metalizacji przedniej strony narażone są na pasożytnicze zakłócenia elektromagnetyczne wywoływane przez gwałtowne przełączanie sąsiednich magistrali danych oraz na fluktuacje termiczne. Prowadzi to do zjawiska skośności zegara clock skew oraz fluktuacji fazowych clock jitter, które wymuszają wydłużenie cyklu zegarowego i ograniczają maksymalną częstotliwość pracy procesora. Poprzez wytrawienie dedykowanych ekranowanych linii współosiowych na tylnej stronie wafla sygnał zegarowy trafia bezpośrednio pod komórki CFET ze znikomym opóźnieniem i zerowym poziomem szumów, co pozwala na podbicie taktowania procesorów serwerowych powyżej sześciu gigaherców przy jednoczesnym spadku zużycia energii na dystrybucję sygnału taktującego o ponad połowę.

Ferroelektryczne dielektryki bramkowe HZO i ujemna pojemność

Złożoność chemiczna i materiałowa procesów wytwarzania tranzystorów 3D CFET stawia bezprecedensowe wymagania przed globalnym łańcuchem dostaw urządzeń próżniowych i prekursorów gazowych. Firmy takie jak Applied Materials, Lam Research czy japońskie Tokyo Electron musiały opracować zupełnie nową generację reaktorów chemicznego osadzania z fazy gazowej ALD i CVD pracujących w reżimie plazmy selektywnej. Osadzanie nanometrowych warstw rutenu i molibdenu wewnątrz głębokich szczelin o współczynnikach kształtu przekraczających trzydzieści do jednego wymaga syntezy unikalnych związków metaloorganicznych o niskiej temperaturze rozkładu i zerowej zawartości zanieczyszczeń węglem i tlenem. Czystość gazów procesowych, takich jak trójfluorek azotu NF3, silan SiH4 czy ultraczysty deuter D2 stosowany do pasywacji wiązań na granicy krzem-dielektryk, musi osiągać poziom dziewięciu dziewiątek 99.9999999%, co sprawia, że chemia specjalistyczna staje się równie krytycznym czynnikiem sukcesu co sama optyka litograficzna.

Wreszcie, przejście na węzły poniżej dziesięciu angstremów całkowicie redefiniuje organizację pracy mega-fabryk półprzewodników, w których ludzki personel zostaje całkowicie wyparty ze stref produkcyjnych przez zrobotyzowane systemy transportu materiałowego AMHS Automated Material Handling System. Ze względu na fakt, że pojedyncza cząstka pyłu o wielkości dziesięciu nanometrów jest w stanie zniszczyć cały stos pionowy CFET i wywołać zwarcie w kilkunastu sąsiednich komórkach logicznych, czyste pomieszczenia cleanroomu klasy ISO 1 pracują pod rygorystycznym nadzorem algorytmów uczenia maszynowego analizujących dane z tysięcy czujników wibracyjnych, akustycznych i spektrometrycznych w czasie rzeczywistym. Geopolityczny wyścig o wdrożenie technologii CFET, wspierany setkami miliardów dolarów subsydiów w ramach amerykańskiego CHIPS Act, europejskiego European Chips Act oraz japońskich inicjatyw rządowych wokół konsorcjum Rapidus, pokazuje, że zdolność do opanowania tej technologii stanowi fundament suwerenności cyfrowej i militarnej w nadchodzącej epoce post-krzemowej.

Zjawisko samonagrzewania SHE i boczniki termiczne z azotku boru

Podsumowując, architektura 3D CFET stanowi ostateczny triumf inżynierii krzemowej, zamykając trwającą ponad pół wieku epokę klasycznej technologii CMOS i doprowadzając manipulację materią do granic wyznaczonych przez fundamentalną fizykę kwantową i zasadę termodynamiczną Landauera. Zintegrowanie w jednym pionowym elemencie dwóch komplementarnych kanałów przewodzących, zasilanych od spodu za pośrednictwem sieci PowerVia i połączonych interkonektami rutenowymi, dowodzi niezwykłej elastyczności myśli inżynieryjnej w walce z prawami natury. Po węzłach CFET dalszy wzrost mocy obliczeniowej nie będzie już opierał się na redukcji rozmiarów fizycznych pojedynczych bramek logicznych, lecz na paradygmatach obliczeń neuromorficznych, fotonicznych i kwantowych, dla których technologia CFET pozostanie niezastąpionym, atomowo precyzyjnym pomostem łączącym świat klasycznej mikroelektroniki z technologiami przyszłości.