Architektura zasilania od spodu Backside Power Delivery BSPDN i nanosheety GAAFET: Jak technologie PowerVia i SuperPower decouplingują energię od sygnałów w węzłach poniżej 2 nanometrów

Przemysł półprzewodnikowy od ponad pół wieku nieprzerwanie realizuje wytyczne prawa Moore'a, upychając miliardy tranzystorów na powierzchni pojedynczego paznokcia. Jednak na poziomie technologicznym sub-dwóch nanometrów inżynieria mikroskopowych obwodów scalonych napotkała barierę o wiele groźniejszą niż same limity litograficznego naświetlania. Okazało się, że najwęższym gardłem nowoczesnych procesorów nie jest już zdolność do miniaturyzacji samego elementu przełączającego, lecz fizyczna niemożność jednoczesnego doprowadzenia zasilania elektrycznego i wyprowadzenia sygnałów logicznych przez gęstniejący gąszcz metalowych ścieżek połączeń.
Przez dekady standardem branżowym był tak zwany układ Frontside Power Delivery. W klasycznej architekturze procesora krzemowego wszystkie warstwy – zarówno tranzystory uformowane na przedniej powierzchni wafla w procesie Front-End of Line (FEOL), jak i wielopoziomowy stos metalizacji Back-End of Line (BEOL) liczący od dziesięciu do nawet dwudziestu warstw metalowych M0–M18 – znajdowały się po jednej, przedniej stronie podłoża krzemowego. W tym układzie miedziane magistrale zasilania prądem stałym (linie zasilające VDD oraz uziemienia VSS) musiały dzielić tę samą przestrzeń geometryczną ze ścieżkami przesyłającymi sygnały taktujące i dane.
W miarę jak wymiary komórek standardowych kurczyły się w kolejnych węzłach litograficznych, przekrój poprzeczny najniższych warstw metalizacji (M0, M1, M2) stopniał do zaledwie kilkunastu nanometrów. Przy tak skrajnych wymiarach miedź traci swoją przewodność objętościową: zjawisko rozpraszania elektronów na granicach ziaren krystalicznych i ściankach barier dyfuzyjnych z tantalu i azotku tantalu Ta/TaN wywołuje drastyczny wzrost rezystancji pasożytniczej. W efekcie prąd zasilający o natężeniu setek amperów, płynący z najwyższych warstw pakietu przez kilkanaście poziomów mikro-przelotek Vias w dół do tranzystorów, doświadczał katastrofalnego spadku napięcia rezystancyjnego IR Drop.
W nowoczesnych procesorach AI i układach graficznych zasilanych napięciem nominalnym rzędu 0,7 wolta spadek IR Drop sięgał od dziesięciu do nawet dwudziestu procent napięcia roboczego! Aby zapobiec niestabilności przełączania bramek logicznych, projektanci musieli poszerzać linie zasilania, co z kolei blokowało cenne kanały routingu sygnałowego i wymuszało sztuczne zwiększanie powierzchni chipu. Odpowiedzią na ten architektoniczny impas jest najbardziej radykalna rekonfiguracja wnętrza układu scalonego od dziesięcioleci: przeniesienie całej sieci dystrybucji zasilania na drugą stronę – Backside Power Delivery Network (BSPDN).

Anatomia technologii BSPDN: Separacja domeny sygnałów i energii

Idea stojąca za architekturą BSPDN opiera się na genialnym w swojej prostocie rozdzieleniu funkcjonalnym. Przednia strona wafla krzemowego (Frontside) zostaje w stu procentach dedykowana wyłącznie routingowi sygnałów logicznych i zegarowych o wysokiej gęstości, podczas gdy cała sieć doprowadzania zasilania zostaje przeniesiona na stronę tylną (Backside). Zasilanie nie musi już przedzierać się przez labirynt dwudziestu warstw cienkich ścieżek sygnałowych – prąd trafia bezpośrednio z tylnej strony wafla wprost do zacisków źródła i drenu tranzystorów.
Realizacja tego konceptu wymaga bezprecedensowych operacji technologicznych w zakresie precyzyjnego pocieniania waflów krzemowych i wiązania 3D. W procesie produkcyjnym na przedniej stronie wafla formowane są tranzystory nanosheet oraz wszystkie niezbędne warstwy metalizacji sygnałowej BEOL. Następnie wafel jest odwracany i łączony 'twarzą w dół' (Face-to-Face) z pasywnym waflem nośnym Carrier Wafer za pomocą molekularnego wiązania bezpośredniego Direct Oxide-to-Oxide Bonding w temperaturze pokojowej.
Po ustabilizowaniu mechanicznym układu następuje etap pocieniania pierwotnego wafla krzemowego. Za pomocą precyzyjnego szlifowania mechanicznego oraz polerowania chemiczno-mechanicznego CMP grubość monolitycznego kryształu krzemu zostaje zredukowana z początkowych siedmiuset siedemdziesięciu mikrometrów do niewiarygodnej warstewki o grubości zaledwie trzydziestu do stu nanometrów! Krzem staje się warstwą cieńszą niż pojedynczy wirus, odsłaniając dolne kontakty tranzystorów logicznych.

Na odsłoniętym tyle wafla wytrawiane są nano-przelotki przez krzem Backside Through-Silicon Vias (B-TSV) lub bezpośrednie styki zasilające Backside Contacts. Ponieważ grubość pozostałego krzemu wynosi zaledwie kilkadziesiąt nanometrów, przelotki te mają średnicę zaledwie dwudziestu do trzydziestu nanometrów i aspekt proporcji bliski jedności, eliminując jakiekolwiek opory pasożytnicze i pojemności pojemnościowe znane z tradycyjnych przelotek mikronowych. Na tyle formowany jest zestaw grubych, niskooporowych warstw miedzianych zasilających tranzystory.

Tranzystory Gate-All-Around Nanosheet GAAFET: Koniec ery FinFET

Wdrożenie architektury BSPDN zbiega się w czasie z ostatecznym odejściem od tranzystorów polowych FinFET na rzecz struktur wielobramkowych Gate-All-Around (GAAFET), określanych przez Intela jako RibbonFET, przez Samsunga jako MBCFET (Multi-Bridge Channel FET), a przez TSMC po prostu jako Nanosheet FET. W strukturze FinFET trójwymiarowa płetwa krzemowa była otoczona bramką z trzech stron, co przy szerokości płetwy poniżej pięciu nanometrów przestało zapewniać dostateczną kontrolę elektrostatyczną nad prądem upływu w kanale.
W tranzystorze GAAFET kanał przewodzący składa się z zestawu ułożonych pionowo nad sobą płaskich wstążek krzemowych (nanosheets) o grubości zaledwie trzech do pięciu nanometrów i szerokości od dziesięciu do pięćdziesięciu nanometrów. Bramka metalowa z dielektrykiem o wysokiej stałej dielektrycznej High-k całkowicie otacza każdą wstążkę ze wszystkich czterech stron. Taka geometria gwarantuje perfekcyjne ekranowanie elektrostatyczne, eliminując zjawiska kanału krótkiego Short-Channel Effects (SCE) i redukując podprogowy współczynnik nachylenia Subthreshold Swing do wartości bliskich teoretycznemu limitowi termodynamicznemu.
Co kluczowe dla projektantów układów cyfrowych, tranzystory nanosheet pozwalają na płynną regulację szerokości kanału W_eff poprzez zmianę szerokości nanoribbonów w procesie litografii. W odróżnieniu od FinFETów, gdzie szerokość kanału była skwantowana (inżynier mógł użyć jednej, dwóch lub trzech płetw o stałej wysokości), w nanosheetach można idealnie dopasować prąd włączenia I_on i pojemność bramki do wymagań konkretnej ścieżki krytycznej zegara, maksymalizując energooszczędność całego bloku logicznego.
Integracja tranzystorów GAAFET z zasilaniem od spodu BSPDN tworzy synergię idealną. Ponieważ nanoribbony są ułożone horyzontalnie, dolny kontakt źródła i drenu może być bezpośrednio wytrawiony od spodu i połączony z nano-przelotką zasilającą bez naruszania bocznych ścianek komórki standardowej. Pozwala to na zredukowanie wysokości komórki logicznej z tradycyjnych sześciu czy siedmiu ścieżek metalowych (Track Height) do zaledwie czterech ścieżek, drastycznie zmniejszając fizyczną powierzchnię bramek logicznych.

Pojedynek tytanów litografii: Intel PowerVia vs TSMC SuperPower Rail vs Samsung SF2Z

Wokół komercjalizacji technologii BSPDN rozgorzała bezwzględna walka technologiczna pomiędzy trzema największymi producentami zaawansowanych półprzewodników na świecie: Intelem, TSMC oraz Samsung Electronics. Każdy z tych koncernów przyjął odmienną strategię wdrożeniową i architekturę styków zasilających.
Intel dokonał bezprecedensowego ruchu strategicznego, decydując się na wdrożenie technologii PowerVia jeszcze przed przejściem na tranzystory GAAFET w swoich węzłach testowych, a następnie pełną integrację PowerVia z tranzystorami RibbonFET w flagowym procesie Intel 18A i 14A. W architekturze PowerVia nano-przelotki przechodzą na wylot przez warstwę krzemu w przestrzeni pomiędzy komórkami logicznymi, łącząc się z najniższą warstwą metalizacji FEOL. Testy Intela na rzeczywistym rdzeniu E-core procesora wykazały spadek rezystancji IR drop o ponad siedemdziesiąt procent oraz wzrost częstotliwości taktowania zegara o ponad sześć procent przy tym samym napięciu roboczym.
Z kolei lider światowego rynku odlewniczego, tajwańskie TSMC, wdraża swoją wersję zasilania od spodu pod nazwą SuperPower Rail (SPR) w zaawansowanym węźle A16 (klasa 1.6 nanometra). TSMC zastosowało bardziej agresywne i trudniejsze technologicznie podejście z bezpośrednimi stykami zasilającymi Direct Backside Contact. Zamiast przelotek przechodzących obok tranzystorów, szyny zasilające SuperPower Rail są podłączane bezpośrednio do epitaksjalnych obszarów źródła i drenu od spodu, co pozwala na zaoszczędzenie jeszcze większej powierzchni krzemu i zapewnia wzrost gęstości upakowania logiki o bezprecedensowe dwadzieścia pięć do trzydziestu procent.
Samsung Electronics z kolei zapowiedział wdrożenie technologii BSPDN w swoim procesie SF2Z (węzeł 2 nm trzeciej generacji). Koreański gigant koncentruje się na optymalizacji zasilania pamięci podręcznych SRAM, które w klasycznych architekturach stanowiły główną barierę skalowania z powodu niestabilności komórek 6T przy niskich napięciach zasilania. Zastosowanie dedykowanych szyn VDD od spodu pozwala Samsungowi na obniżenie napięcia retencji komórki SRAM V_min o ponad sto miliwoltów, co przynosi potężne oszczędności energii w mobilnych układach SoC.

Eliminacja wąskich gardeł: IR Drop, zniekształcenia elektromagnetyczne i routing

Korzyści inżynieryjne wynikające z rozdzielenia zasilania od sygnałów wykraczają daleko poza samą redukcję spadków napięcia. W klasycznym procesie projektowania układów scalonych ASIC inżynierowie musieli mierzyć się ze zjawiskiem elektromigracji Electromigration – zjawiskiem fizycznego przemieszczania się atomów miedzi pod wpływem przepływu prądu o wysokiej gęstości, co prowadziło do powstawania pustek i zwarć w najcieńszych ścieżkach zasilających.
Dzięki BSPDN szyny zasilające na tylnej stronie wafla mogą mieć znacznie większą grubość i szerokość (rzędu setek nanometrów i mikrometrów), ponieważ nie konkurują one o miejsce z milionami ścieżek sygnałowych. Gęstość prądu w pojedynczej linii zasilania spada o rząd wielkości, całkowicie eliminując ryzyko uszkodzeń elektromigracyjnych i gwarantując niezawodność procesora w warunkach długotrwałego, ekstremalnego obciążenia obliczeniami AI.
Równie spektakularny zysk odnotowuje domena sygnałowa. Usunięcie magistrali zasilających z przednich warstw metalizacji M0–M3 zwalnia ponad dwadzieścia procent powierzchni dla routingu połączeń pomiędzy bramkami logicznymi. Zmniejsza to liczbę niezbędnych przelotek sygnałowych, skraca fizyczną długość ścieżek krytycznych i radykalnie obniża pojemności pasożytnicze sprzężenia pojemnościowego Crosstalk pomiędzy sąsiednimi przewodnikami. W efekcie sygnały logiczne przemieszczają się szybciej, zużywając mniej energii na ładowanie pojemności pasożytniczych (proporcjonalnie do C * V^2 * f).

Wyzwania termiczne, naprężenia mechaniczne i horyzont 3D CFET

Pomimo bezspornych zalet, wdrożenie technologii BSPDN postawiło przed inżynierią materiałową gigantyczne wyzwania termomechaniczne. Pocienienie wafla krzemowego do ułamka mikrometra oznacza drastyczne zmniejszenie jego pojemności cieplnej i przewodności cieplnej w płaszczyźnie. W tradycyjnym układzie krzem działał jak naturalny radiator rozprowadzający ciepło z tranzystorów ku podstawie obudowy. W układzie z BSPDN obecność warstw tlenkowych i dielektryków o niskiej stałej dielektrycznej Low-k na obu stronach wafla tworzy barierę termiczną utrudniającą odprowadzanie ciepła z gorących punktów Hotspots rdzeni obliczeniowych.
Aby temu zaradzić, inżynierowie wdrażają zaawansowane materiały o ultrawysokiej przewodności cieplnej, takie jak cienkie warstwy syntetycznego diamentu CVD Diamond oraz warstwy azotku boru h-BN integrowane bezpośrednio w strukturze zasilania od spodu. Co więcej, grube miedziane ścieżki zasilające na tyle wafla mogą pełnić podwójną rolę: służyć jako przewodniki prądu oraz efektywne mikroradiatory odprowadzające ciepło bezpośrednio do zintegrowanych bloków chłodzenia cieczowego Micro-Channelling.
Drugim krytycznym problemem jest precyzja wyrównania litograficznego Lithographic Overlay. Wytrawienie nano-przelotek z tylnej strony wafla tak, aby trafiły one bezbłędnie w nanometryczne kontakty tranzystorów wykonanych po stronie przedniej, wymaga dokładności pozycjonowania poniżej dwóch nanometrów przez całą grubość podłoża! Osiągnięcie tego celu wymagało wdrożenia specjalnych czujników interferometrycznych operujących w podczerwieni (przezroczystej dla cienkiego krzemu) oraz zaawansowanych algorytmów korekcji dystorsji termomechanicznej w skanerach ASML.

Ku epoce CFET: Pionowa integracja komplementarna i przyszłość mikroelektroniki

Architektura BSPDN nie jest punktem docelowym, lecz fundamentem pod kolejną rewolucję w architekturze tranzystorowej – komplementarne tranzystory polowe Complementary FET (CFET). W klasycznym układzie tranzystor nMOS i tranzystor pMOS tworzące podstawową parę inwertera CMOS leżą obok siebie w płaszczyźnie wafla, zajmując podwójną szerokość komórki logicznej.
W technologii CFET tranzystor nMOS zostaje ułożony bezpośrednio na tranzystorze pMOS w pionowym stosie monolitycznym Monolithic 3D Stacking. Pojedyncza komórka logiczna zajmuje połowę dotychczasowej powierzchni, osiągając gęstość zbliżoną do miliarda tranzystorów na milimetr kwadratowy! Jednak zasilenie tak skomplikowanego, pionowego układu dwóch tranzystorów leżących jeden nad drugim jest fizycznie niemożliwe bez architektury BSPDN: tranzystor dolny (pMOS) jest zasilany bezpośrednio od spodu z sieci Backside Power, podczas gdy tranzystor górny (nMOS) otrzymuje zasilanie lub sygnały ze strony przedniej Frontside.
Podsumowując, architektura zasilania od spodu Backside Power Delivery Network to fundamentalny przełom paradygmatyczny, który ocalił prawo Moore'a przed termodynamiczną śmiercią z rąk spadku rezystancyjnego IR Drop. Przenosząc energię na tył wafla i łącząc ją z architekturą nanosheetów GAAFET, inżynieria półprzewodników otworzyła autostradę ku węzłom ångströmowym (A14, A10), umożliwiając budowę procesorów AI liczących setki miliardów tranzystorów o niespotykanej dotąd efektywności energetycznej.
Warto szczegółowo omówić fizykochemię zjawiska elektromigracji atomów miedzi w nano-przelotkach B-TSV poddanych gigantycznym gęstościom prądu elektrycznego przekraczającym dziesięć milionów amperów na centymetr kwadratowy. Przy takich obciążeniach siła wiatru elektronowego Electron Wind Force powoduje stopniowy transfer pędu z elektronów przewodnictwa na jony sieci krystalicznej metalu. W klasycznych liniach zasilania migracja ta prowadzi do powstawania mikroskopijnych pustek Voiding po stronie katody oraz spiętrzeń materiału Hillocks po stronie anody. W technologii PowerVia problem ten rozwiązano poprzez zastosowanie ultracienkich warstw barierowych z rutenu Ru i kobaltu Co nanoszonych metodą osadzania warstw atomowych ALD, które charakteryzują się znacznie wyższą energią aktywacji dyfuzji powierzchniowej niż tradycyjny tantal.
Równolegle fundamentalnym obszarem innowacji jest kontrola naprężeń mechanicznych wywoływanych przez niedopasowanie współczynników rozszerzalności cieplnej CTE (Coefficient of Thermal Expansion) pomiędzy miedzianymi przelotkami zasilającymi (CTE około 17 ppm/K) a otaczającą matrycą krzemową (CTE około 2,6 ppm/K). Podczas cykli termicznych w trakcie pracy procesora GPU rozszerzająca się miedź wywiera potężne naprężenia ściskające na kanały tranzystorów nanosheet. Zjawisko to, znane jako piezorezystywność krzemu, mogłoby wywołać niekontrolowane fluktuacje ruchliwości nośników ładunku (spadek ruchliwości elektronów w nMOS lub wzrost ruchliwości dziur w pMOS). Wdrożenie specjalnych warstw kompensacyjnych z azotku krzemu Si3N4 o kontrolowanym naprężeniu rozciągającym pozwala na całkowitą neutralizację naprężeń piezoelektrycznych, stabilizując parametry bramek logicznych.
Nie można pominąć także kwestii metrologii i defektoskopii nieniszczącej w procesie produkcji waflów z zasilaniem od spodu. Tradycyjna mikroskopia optyczna i defektoskopia wiązką elektronów e-beam nie potrafią spenetrować interfejsu pomiędzy pocienionym krzemem a tylną metalizacją. Przemysł wdrożył zaawansowane skanery akustyczne wysokiej częstotliwości SAM (Scanning Acoustic Microscopy) oraz rentgenowską tomografię komputerową w skali nano (nano-CT) ze źródłami promieniowania synchrotronowego. Umożliwia to natychmiastowe wykrywanie mikroskopijnych pustek w nano-przelotkach B-TSV oraz pęcherzy delaminacji na granicy klejenia wafla nośnego przed skierowaniem wlewka do końcowego pakowania 3D.
Z perspektywy architektury systemowej klastrów sztucznej inteligencji, procesory wyposażone w BSPDN i nanosheety GAAFET wprowadzają nową jakość do projektowania modułów zasilania VRM (Voltage Regulator Modules). Dzięki drastycznemu spadkowi impedancji sieci PDN przetwornice napięcia mogą pracować ze znacznie wyższą dynamiką odpowiedzi na strome skoki poboru prądu di/dt, typowe dla fazy aktywacji warstw atencji w modelach transformerowych. Eliminuje to konieczność instalowania gigantycznych zewnętrznych baterii kondensatorów odsprzęgających na płycie głównej, pozwalając na projektowanie supergęstych serwerów obliczeniowych o poborze mocy przekraczającym sto kilowatów na szafę rack.
W sferze metalurgii nano-połączeń kluczową innowacją towarzyszącą technologii BSPDN jest zastąpienie klasycznej miedzi przez metale refrakcyjne nowej generacji – ruten (Ru) oraz molibden (Mo) – w strukturze najcieńszych przelotek nano-TSV. Przy średnicach przelotek poniżej dwudziestu nanometrów średnia droga swobodna elektronu w miedzi (wynosząca około trzydziestu dziewięciu nanometrów w temperaturze pokojowej) sprawia, że elektrony bezustannie zderzają się ze ściankami przewodu, drastycznie windując rezystywność właściwą. Z kolei ruten i molibden charakteryzują się znacznie krótszą drogą swobodną elektronu (poniżej dziesięciu nanometrów) oraz nie wymagają nakładania grubych warstw barierowych TaN, co sprawia, że w skrajnie ciasnych nano-otworach wykazują niższą efektywną rezystancję niż miedź, eliminując wąskie gardła prądowe.
Niezwykle wyrafinowanym procesem fizycznym jest kontrola grubości pocienianego wafla podczas końcowego etapu polerowania chemiczno-mechanicznego CMP. Aby zatrzymać szlifowanie z dokładnością do pięciu nanometrów na powierzchni trzystumilimetrowego wafla, maszyny polerskie wykorzystują spektrometrię odbiciową w czasie rzeczywistym In-Situ Optical End-Point Detection. Promień światła podczerwonego o zmiennej długości fali wnika w strukturę krzemu, a analiza prążków interferencyjnych generowanych na granicy faz krzem-tlenek pozwala na wyznaczenie grubości warstwy z dokładnością subnanometrową sto razy na sekundę, automatycznie zatrzymując docisk głowicy polerskiej dokładnie w zadanym punkcie nanostruktury.
Wdrożenie zasilania od spodu wymusiło także fundamentalną rewolucję w dziedzinie oprogramowania do automatyzacji projektowania elektroniki EDA (Electronic Design Automation). Narzędzia liderów rynku, takich jak Synopsys i Cadence, musiały zostać przepisane od zera pod kątem jednoczesnego trójwymiarowego routingu Co-Design obu stron wafla. Algorytmy optymalizacji rozmieszczenia komórek Placement & Routing muszą jednocześnie minimalizować długość ścieżek sygnałowych na stronie przedniej oraz spadki napięcia i punkty przegrzania na stronie tylnej, wykonując ekstrakcję pasożytniczą RC w trójwymiarowej siatce elementów skończonych liczącej setki miliardów węzłów obliczeniowych.
W wymiarze rynkowym i geopolitycznym opanowanie technologii BSPDN w połączeniu z nanosheetami GAAFET wyznacza nową linię podziału w globalnym przemyśle półprzewodnikowym. Zdolność do komercyjnej produkcji układów scalonych z zasilaniem od spodu stanowi bilet wstępu do elitarnego klubu wytwórców procesorów klasy sub-dwóch nanometrów. Podmioty, które opanowały integrację B-TSV i zaawansowane wiązanie waflów 3D, uzyskują decydującą przewagę w produkcji najpotężniejszych procesorów dla centrów danych AI, systemów obronnych i obliczeń kwantowych, redefiniując układ sił technologicznych na świecie na kolejne dekady.
Wreszcie, rewolucja technologiczna BSPDN wymusiła opracowanie nowej generacji systemów testowania płytek krzemowych na poziomie całego wafla Wafer-Level Testing. Tradycyjne testery igłowe operowały wyłącznie na jednej stronie podłoża. W przypadku układów z zasilaniem od spodu konieczne stało się wdrożenie innowacyjnych, dwustronnych kart próbkujących Double-Sided Probe Cards, które potrafią precyzyjnie doprowadzić prądy testowe o natężeniu setek amperów od spodu wafla, jednocześnie próbkując sygnały odpowiedzi logicznej na stykach przednich z nanometrową dokładnością pozycjonowania w środowisku o kontrolowanej temperaturze ciekłego azotu lub helu.