Architektura tranzystorów CFET i zasilanie od spodu Backside Power Delivery: Jak pionowe stosy NMOS-PMOS oraz sieci PowerVia przełamują fizyczne limity skalowania krzemu poniżej 1 nanometra

Fizyczny kres architektury FinFET i era nanotorów GAAFET

Przez ponad dekadę fundamentem rozwoju mikroprocesorów pozostawała trójwymiarowa architektura tranzystora płetwowego (FinFET), wprowadzona komercyjnie przez firmę Intel w 2011 roku w węźle dwudziestu dwóch nanometrów. Płetwowa konstrukcja kanału przewodzącego, otoczonego z trzech stron przez elektrodę bramkową, zdołała skutecznie powstrzymać zjawiska krótko-kanałowe (Short-Channel Effects), które sparaliżowały wcześniejsze tranzystory planarne. Pozwoliło to na obniżenie prądów upływu podprogowego, stabilizację napięcia zasilania i kontynuację miniaturyzacji aż do węzłów trzech nanometrów.

Jednakże w miarę jak szerokość płetwy krzemowej zbliżyła się do granicy pięciu nanometrów, a jej wysokość zaczęła przekraczać pięćdziesiąt nanometrów, proporcje geometryczne (Aspect Ratio) stały się przyczyną potężnych problemów wytwórczych i fizycznych. Cienkie płetwy krzemowe zaczęły wykazywać skłonność do mechanicznego uginania się podczas procesów trawienia plazmowego i czyszczenia na mokro, a prądy upływu przez dno płetwy, nieobjęte kontrolą bramki, ponownie zaczęły gwałtownie narastać. Co gorsza, kwantowe zjawisko tunelowania elektronów przez ultracienkie bariery dielektryczne z tlenku hafnu (High-k) doprowadziło do degradacji współczynnika podprogowego.

Odpowiedzią branży stało się przejście na architekturę tranzystorów z bramką dookoła kanału (Gate-All-Around FET, GAAFET), znaną w terminologii komercyjnej jako Nanosheet FET, MBCFET (Multi-Bridge Channel FET) w firmie Samsung lub RibbonFET w korporacji Intel. W tranzystorze GAAFET kanał przewodzący nie ma już formy pionowej płetwy, lecz składa się z kilku (zazwyczaj od trzech do czterech) poziomych nanotorów krzemowych ułożonych równolegle jeden nad drugim i całkowicie otoczonych przez metalową bramkę. Gwarantuje to stuprocentową kontrolę elektrostatyczną nad nośnikami ładunku w całym przekroju poprzecznym kanału, umożliwiając dalszą redukcję długości bramki.

Kluczową zaletą tranzystorów nanotorowych jest możliwość elastycznego dostosowywania szerokości arkusza krzemowego (Sheet Width) do wymagań konkretnego obwodu logicznego. Szersze arkusze oferują wyższy prąd włączenia i maksymalną wydajność dla krytycznych ścieżek zegarowych, podczas gdy węższe arkusze minimalizują pobór mocy w blokach pomocniczych, co pozwala na bezprecedensową granulację parametrów w bibliotekach komórek standardowych.

Architektura CFET: Przejście do trzeciego wymiaru na poziomie komórki

Nawet technologia nanotorów GAAFET napotyka jednak na nieprzekraczalną barierę powierzchniową na poziomie komórki standardowej (Standard Cell). W klasycznym układzie logicznym CMOS każda elementarna bramka logiczna – na przykład inwerter, bramka NAND czy komórka pamięci SRAM – wymaga zastosowania pary komplementarnych tranzystorów: tranzystora z kanałem typu n (NMOS, w którym nośnikami są elektrony) oraz tranzystora z kanałem typu p (PMOS, w którym nośnikami są dziury). We wszystkich dotychczasowych generacjach półprzewodników tranzystory NMOS i PMOS były umieszczane obok siebie w płaszczyźnie poziomej na powierzchni podłoża krzemowego.

Konieczność zachowania fizycznej izolacji dielektrycznej pomiędzy strefami n i p (N-to-P Isolation Spacing) ogranicza możliwość dalszego zmniejszania wysokości komórki standardowej mierzonej w siatkach metalizacji (Track Height). Zmniejszanie skoku styków bramkowych (Contacted Poly Pitch, CPP) poniżej czterdziestu pięciu nanometrów rodzi gigantyczne pojemności pasożytnicze, które niwelują jakiekolwiek zyski z miniaturyzacji. Przełomem koncepcyjnym, rozwijanym przez instytut badawczy imec oraz czołowych producentów krzemu, stała się architektura tranzystora komplementarnego w stosie pionowym (Complementary FET, CFET).

Istota technologii CFET polega na przeniesieniu tranzystora PMOS bezpośrednio nad tranzystor NMOS (lub odwrotnie) w strukturze trójwymiarowej. Zamiast zajmować dwa sąsiednie pola na powierzchni płytki, oba komplementarne tranzystory tworzą wspólny, pionowy monolit. Taki zabieg pozwala na natychmiastowe zredukowanie powierzchni zajmowanej przez komórkę logiczną o pięćdziesiąt procent przy zachowaniu tych samych wymiarów geometrycznych pojedynczego tranzystora. Oznacza to podwojenie gęstości upakowania tranzystorów na milimetr kwadratowy bez konieczności agresywnego skracania długości kanału fizycznego, co pozwala na kontynuację skalowania gęstościowego w węzłach poniżej jednego nanometra (angstremowych).

Integracja monolityczna kontra sekwencyjna w produkcji CFET

Wdrożenie architektury CFET do masowej produkcji przemysłowej stawia przed inżynierami materiałowymi bezprecedensowe wyzwania procesowe. Obecnie w branży rywalizują dwie odmienne ścieżki technologiczne: integracja monolityczna (Monolithic CFET) oraz integracja sekwencyjna (Sequential CFET), określana również jako 3D Sequential Integration.

Podejście monolityczne polega na osadzaniu na pojedynczym podłożu krzemowym naprzemiennych warstw epitaksjalnych krzemu (Si) i krzemu-germanu (SiGe), tworzących wielowarstwową kanapkę o łącznej liczbie kilkunastu warstw atomowych. Dolna sekcja warstw jest przeznaczona na kanały tranzystora NMOS, a górna na kanały PMOS. Następnie za pomocą zaawansowanego trawienia plazmowego o ekstremalnym współczynniku kształtu (High Aspect Ratio Etching) formuje się jednocześnie pionowe kolumny dla obu tranzystorów. Najtrudniejszym etapem jest selektywne usunięcie warstw SiGe bez uszkodzenia nanowarstw krzemu oraz precyzyjne osadzenie różnych metali bramkowych o odmiennych funkcjach pracy (Work Function Metals) dla tranzystora górnego i dolnego w szczelinach o szerokości zaledwie kilku nanometrów.

Integracja sekwencyjna wybiera inną drogę. W pierwszym etapie na standardowej linii produkcyjnej wytwarzany jest dolny poziom tranzystorów (np. NMOS) wraz z kompletną bramką i stykami. Następnie na gotową warstwę naklejana jest za pomocą bondingu molekularnego w temperaturze pokojowej nowa, cienka płytka krzemowa, na której buduje się od zera górny poziom tranzystorów PMOS. Główną zaletą metody sekwencyjnej jest możliwość niezależnej optymalizacji materiałowej obu poziomów. Jednakże jej krytycznym ograniczeniem jest tak zwany budżet termiczny (Thermal Budget): wszelkie procesy obróbki cieplnej i wyżarzania domieszek górnego poziomu nie mogą przekraczać temperatury czterystu stopni Celsjusza, aby nie doprowadzić do stopienia styków metalowych i degradacji warstwy dolnej.

Zasilanie od spodu Backside Power Delivery: Koniec kongestii BEOL

Równolegle z rewolucją w architekturze samego tranzystora, przemysł półprzewodnikowy zderzył się z kryzysem warstw połączeń międzymetalicznych (Back-End-of-Line, BEOL). W nowoczesnym mikroprocesorze nad warstwą tranzystorów znajduje się od piętnastu do ponad dwudziestu pięciu pięter miedzianych ścieżek przewodzących, które muszą jednocześnie realizować dwa wykluczające się zadania: przesyłać ultraszybkie sygnały logiczne pomiędzy bramkami oraz dostarczać prąd zasilający o natężeniu setek amperów z zewnętrznych styków obudowy do każdego pojedynczego tranzystora.

W miarę jak wymiary tranzystorów malały, najniższe warstwy metalizacji (M0, M1, M2) musiały zostać zmniejszone do szerokości kilkunastu nanometrów. Prowadzenie prądu zasilającego przez tak mikroskopijne miedziane przewody generuje gigantyczny wzrost rezystancji elektrycznej wywołany zjawiskiem rozpraszania elektronów na granicach ziaren miedzi oraz na barierach dyfuzyjnych z tantalu i azotku tantalu. Skutkiem jest potężny spadek napięcia zasilania (IR Drop), który powoduje, że do tranzystorów dociera napięcie niższe od znamionowego, co drastycznie obniża maksymalną częstotliwość taktowania procesora i generuje olbrzymie ilości ciepła odpadowego.

Rozwiązaniem tego problemu jest rewolucyjna technologia zasilania od spodu (Backside Power Delivery Network, BSPDN), znana komercyjnie w firmie Intel jako PowerVia, a w TSMC jako A16 Super PowerRail. W architekturze BSPDN sieć dystrybucji zasilania zostaje całkowicie odseparowana od ścieżek sygnałowych i przeniesiona na tylną stronę płytki krzemowej. Górna strona wafla (Frontside) jest dedykowana wyłącznie do routingu sygnałów logicznych, co eliminuje kongestię metalu, pozwala na skrócenie ścieżek zegarowych i redukuje pojemności pasożytnicze. Z kolei grube, niskooporowe linie zasilające na stronie tylnej doprowadzają prąd bezpośrednio do styków źródła i drenu tranzystorów za pośrednictwem nanometrowych przelotek krzemowych (Nano Through-Silicon Vias, Nano-TSVs).

Inżynieria Backside: Ścienianie płytek krzemowych do pojedynczych mikrometrów

Wdrożenie zasilania od spodu wymagało opracowania procesów technologicznych graniczących z magią inżynieryjną. Standardowy wafel krzemowy o średnicy trzystu milimetrów ma grubość około siedmiuset siedemdziesięciu pięciu mikrometrów, co zapewnia mu sztywność mechaniczną niezbędną do transportu wewnątrz maszyn litograficznych. Wytrawienie przelotek Nano-TSV przez tak grubą warstwę krzemu w celu doprowadzenia zasilania z tylnej strony jest fizycznie niemożliwe ze względu na limity geometrii trawienia.

W procesie produkcji PowerVia po zakończeniu wytwarzania tranzystorów i przednich warstw metalizacji, wafel procesorowy zostaje trwale połączony za pomocą bezpośredniego bondingu tlenkowego z waflem nośnym (Carrier Wafer). Następnie odwrócona konstrukcja trafia do szlifierek chemiczno-mechanicznych (CMP), które zdzierają ponad dziewięćdziesiąt dziewięć procent pierwotnej grubości podłoża krzemowego. Wafel zostaje pocieniony do grubości zaledwie kilkuset nanometrów lub pojedynczych mikrometrów, odsłaniając dna przelotek Nano-TSV. Na tak przygotowanej, mikroskopijnie cienkiej warstwie krzemu osadza się nową, wielowarstwową strukturę grubych ścieżek zasilających z miedzi lub rutenu, po czym formuje się pola stykowe do montażu w obudowie procesora.

Przejście na zasilanie od spodu pozwala na odzyskanie ponad trzydziestu procent powierzchni komórek standardowych, likwiduje ponad osiemdziesiąt procent spadków napięcia IR Drop oraz umożliwia podbicie częstotliwości taktowania rdzeni obliczeniowych o kilkaset megaherców przy tym samym budżecie energetycznym. Jest to najbardziej znaczący postęp w architekturze dystrybucji mocy od czasu narodzin układów scalonych.

Nowe materiały metalizacyjne: Ruten, molibden i grafen w miejsce miedzi

Kolejną fundamentalną barierą w węzłach poniżej jednego nanometra staje się sam pierwiastek miedzi. Przez ponad ćwierć wieku, od czasu pionierskich prac koncernu IBM pod koniec lat dziewięćdziesiątych, miedź pozostawała niezastąpionym przewodnikiem w metalizacji półprzewodników. Jednakże przy szerokości ścieżek poniżej dziesięciu nanometrów droga swobodna elektronu w miedzi (wynosząca około trzydziestu dziewięciu nanometrów w temperaturze pokojowej) staje się wielokrotnie większa od wymiarów samego przewodnika.

Elektrony przewodnictwa bezustannie zderzają się ze ściankami bocznymi ścieżki i granicami ziaren krystalicznych, co wywołuje eksponencjalny wzrost rezystywności. Co gorsza, miedź wymaga stosowania barier dyfuzyjnych, aby zapobiec migracji atomów miedzi do dielektryka krzemionkowego, co doprowadziłoby do zwarcia układu. W ścieżce o szerokości dwunastu nanometrów sama bariera pochłania ponad połowę przekroju poprzecznego, pozostawiając zaledwie kilka nanometrów na właściwy przewodnik miedziany.

W węzłach A14 i A10 przemysł wprowadza metale barierowe i metale o krótkiej drodze swobodnej elektronu, takie jak ruten (Ru) oraz molibden (Mo). Ruten posiada drogę swobodną elektronu rzędu zaledwie sześciu nanometrów i nie wymaga stosowania barier dyfuzyjnych, co sprawia, że w skrajnie wąskich szczelinach wykazuje rezystancję znacznie niższą niż miedź. Dodatkowo ruten charakteryzuje się fenomenalną odpornością na zjawisko elektromigracji (Electromigration), czyli przemieszczania atomów metalu pod wpływem przepływu prądu o wysokiej gęstości, co gwarantuje dekady niezawodnej pracy procesorów pod maksymalnym obciążeniem termicznym.

Ekonomika produkcji i wyścig mocarstw o dominację w epoce angstremowej

Wdrożenie tranzystorów CFET, zasilania od spodu BSPDN oraz nowych materiałów metalizacyjnych wiąże się z gigantyczną eksplozją kosztów kapitałowych i technologicznych. Opanowanie procesów w skali angstremowej wymaga zastosowania maszyn fotolitograficznych High-NA EUV z aperturą numeryczną 0,55 dostarczanych przez holenderski koncern ASML, których koszt jednostkowy przekracza trzysta pięćdziesiąt milionów euro za sztukę.

Całkowity koszt budowy i wyposażenia pojedynczej mega-fabryki (GigaFab) zdolnej do produkcji układów w technologii CFET szacowany jest na ponad dwadzieścia pięć miliardów dolarów. Na świecie pozostały zaledwie trzy podmioty zdolne do udźwignięcia takich nakładów badawczo-rozwojowych: tajwański TSMC, amerykański Intel oraz południowokoreański Samsung. Konkurencja pomiędzy tymi gigantami ma bezpośredni wymiar geostrategiczny. Od tego, kto pierwszy osiągnie komercyjny uzysk sprawnych struktur CFET z siecią PowerVia, zależy dominacja w produkcji układów obliczeniowych dla sztucznej inteligencji, superkomputerów obronnych oraz systemów kryptograficznych na nadchodzące ćwierćwiecze.

Metrologia atomowa i defektoskopia w trójwymiarowej strukturze CFET

Jednym z najbardziej zawiłych problemów we wdrażaniu struktur CFET do wielkoseryjnej produkcji przemysłowej jest niemożność inspekcji defektów za pomocą tradycyjnych metod optycznych. W strukturze płaskiej lub klasycznym FinFET defekt cząsteczkowy, zwarcie metalu czy niedotrawienie szczeliny mogły zostać łatwo zidentyfikowane przez skanujące mikroskopy elektronowe (SEM) oświetlające wafel z góry. W tranzystorze CFET dolny tranzystor jest fizycznie zasłonięty przez tranzystor górny, stając się całkowicie niewidocznym dla tradycyjnych wiązek elektronów.

W celu kontroli jakości procesów w cleanroomach instalowane są zaawansowane systemy niszczącej i nieniszczącej metrologii trójwymiarowej. Należą do nich wysokorozdzielcze tomografy rentgenowskie oparte na promieniowaniu synchrotronowym (X-ray Ptychography) oraz zaawansowana transmisyjna mikroskopia elektronowa (TEM) zogniskowana na preparatach wycinanych z wafla za pomocą zogniskowanej wiązki jonów (FIB). Badacze muszą weryfikować jednorodność grubości warstw dielektryka bramkowego o grubości poniżej jednego nanometra na obu poziomach stosu z precyzją sięgającą pojedynczych pikometrów.

Równolegle rozwijana jest technologia mikroskopii sił atomowych (AFM) sprzężona z pomiarami pojemnościowymi i przewodnościowymi w skali nano. Każde odchylenie w profilu pionowym kanału nanotoru o ułamek nanometra może wywołać asymetrię prądową pomiędzy tranzystorem NMOS i PMOS, prowadząc do asymetrii czasów przełączania bramki logicznej i paraliżu całego bloku obliczeniowego. Utrzymanie stabilnego uzysku produkcyjnego (Yield) na poziomie przekraczającym dziewięćdziesiąt procent w tak ekstremalnych reżimach geometrycznych wymaga bezprecedensowego zastosowania modeli uczenia maszynowego do sterowania parametrami osadzania warstw atomowych (Atomic Layer Deposition, ALD) w czasie rzeczywistym.

Bilans cieplny stosów 3D: Pułapka termiczna dolnego tranzystora

Drugim krytycznym wyzwaniem konstrukcyjnym w architekturze CFET jest gospodarka cieplna. W tradycyjnym procesorze cała generowana moc cieplna była odprowadzana przez podłoże krzemowe do miedzianego odpromiennika ciepła (IHS) i układu chłodzenia cieczowego. W tranzystorze CFET dolny element stosu zostaje uwięziony pomiędzy warstwami dielektryków o niskiej stałej dielektrycznej (Low-k), które charakteryzują się fatalną przewodnością cieplną.

Podczas intensywnej pracy obliczeniowej z częstotliwościami rzędu kilku gigaherców, w kanale dolnego tranzystora dochodzi do zjawiska samonagrzewania (Self-Heating Effect, SHE). Temperatura złącza może lokalnie wzrosnąć o kilkadziesiąt stopni Celsjusza w stosunku do otoczenia, co drastycznie obniża ruchliwość nośników ładunku, przyspiesza degradację dielektryka bramkowego wywołaną zjawiskiem BTI (Bias Temperature Instability) i zwiększa ryzyko przedwczesnej awarii układu.

W celu neutralizacji pułapki termicznej inżynierowie wprowadzają zaawansowane warstwy rozprowadzające ciepło oparte na syntetycznym diamencie chemicznym (CVD Diamond) oraz dwuwymiarowych arkuszach grafenu zintegrowanych bezpośrednio ze stykami źródła i drenu. Ponadto zasilanie od spodu BSPDN stwarza unikalną szansę inżynieryjną: grube miedziane szyny zasilające na tylnej stronie wafla mogą działać jako bezpośrednie radiatory odprowadzające strumień ciepła z dolnych tranzystorów bezpośrednio do tylnej powierzchni chłodzącej, omijając delikatne przednie warstwy sygnałowe procesora.

Rewolucja w pamięciach podręcznych: Komórka 6T SRAM w technologii CFET

Największym beneficjentem przejścia na architekturę CFET nie są same jednostki arytmetyczno-logiczne procesora, lecz komórki statycznej pamięci operacyjnej (SRAM), które pochłaniają ponad połowę powierzchni krzemu w nowoczesnych procesorach i akceleratorach sztucznej inteligencji. Przez ostatnie trzy węzły litograficzne (od 5 nm do 3 nm) skalowanie powierzchni komórki pamięci SRAM uległo całkowitemu zatrzymaniu: o ile logika kurczyła się zgodnie z planem, o tyle komórka SRAM zmniejszyła się o zaledwie kilka procent ze względu na konieczność zachowania marginesu szumu statycznego (Static Noise Margin, SNM).

Klasyczna komórka pamięci 6T SRAM składa się z sześciu tranzystorów: czterech tranzystorów NMOS i dwóch tranzystorów PMOS. W strukturze planarnej lub FinFET jej układ geometryczny tworzył szeroki prostokąt o skomplikowanym routingu wewnętrznym. Zastosowanie technologii CFET pozwala na bezpośrednie nałożenie tranzystorów PMOS na sąsiadujące tranzystory NMOS, co natychmiastowo zmniejsza powierzchnię komórki pamięci o niemal pięćdziesiąt procent.

Dzięki temu producenci procesorów będą w stanie podwoić pojemność pamięci podręcznych poziomu pierwszego (L1), drugiego (L2) i trzeciego (L3) na tej samej powierzchni chipa bez utraty stabilności zapisu i odczytu. Dla modeli frontier AI oznacza to gigantyczny skok wydajności: wagi modeli i bufory kontekstu mogą w znacznie większym stopniu rezydować w ultraszybkiej pamięci SRAM o opóźnieniach jednocyklowych, drastycznie redukując zapotrzebowanie na energochłonne odwołania do zewnętrznych banków pamięci HBM.

Skalowanie wysokości komórek 3T i rewolucja w oprogramowaniu EDA

Prawdziwym wskaźnikiem zysków z wdrożenia tranzystorów CFET jest radykalna redukcja wysokości komórki standardowej mierzonej w siatkach metalizacji (Track Height). W epoce dojrzałego węzła FinFET komórki standardowe projektowano w standardzie sześciu lub pięciu siatek (6T lub 5T), co oznaczało, że na wysokość komórki składało się od pięciu do sześciu równoległych linii metalu najniższego poziomu. Ograniczenie to wynikało bezpośrednio z konieczności zmieszczenia stref n i p oraz szyn zasilających VDD i VSS na tej samej przedniej stronie płytki.

Połączenie pionowego stosu CFET z usunięciem szyn zasilających na stronę tylną w architekturze BSPDN pozwala inżynierom na redukcję wysokości komórki do niewyobrażalnego dotąd poziomu czterech, a docelowo nawet trzech siatek metalizacji (4T i 3T). Komórka 3T CFET składa się zaledwie z trzech ścieżek sygnałowych, osiągając wysokość poniżej stu nanometrów. Taka gęstość logiczna pozwala na upakowanie w jednym milimetrze kwadratowym ponad pięciuset milionów tranzystorów, co stanowi gęstość dwukrotnie przewyższającą najbardziej zaawansowane komercyjne węzły GAAFET.

Tak głęboka zmiana reguł geometrii wymusiła całkowitą przebudowę narzędzi projektowania automatycznego (Electronic Design Automation, EDA) dostarczanych przez liderów rynku, takich jak Synopsys i Cadence. Klasyczne algorytmy rozmieszczania i trasowania (Place and Route) operowały na założeniu dwuwymiarowej siatki komórek. W przypadku CFET algorytmy EDA muszą optymalizować układ w pełnym trójwymiarze, zarządzając jednoczesnym trasowaniem sygnałów na stronie przedniej, zasilania na stronie tylnej oraz uwzględniając złożone ograniczenia reguł projektowych (Design Rule Checking, DRC) dotyczące sprzężeń pojemnościowych pomiędzy piętrami tranzystorów.

Podsumowanie: Nowy fundament krzemowej cywilizacji

Połączenie pionowych tranzystorów komplementarnych CFET z rewolucją zasilania od spodu Backside Power Delivery dowodzi niezwykłej żywotności krzemu jako podstawowego budulca nowoczesnej cywilizacji technicznej. Wielokrotnie wieszczo śmierć prawa Moore'a i rychły koniec skalowania półprzewodników, tymczasem inżynieria materiałowa zdołała po raz kolejny przesunąć horyzont fizycznych możliwości.

Dzięki przejściu do pełnej trójwymiarowości na poziomie pojedynczych bramek logicznych i rozdzieleniu warstw sygnałowych od zasilających, mikroelektronika zyskuje fundament do budowy procesorów zawierających biliony tranzystorów na pojedynczym krzemowym podłożu. Umożliwi to zaspokojenie nienasyconego głodu mocy obliczeniowej generowanego przez modele frontier AI, otwierając drogę do narodzin maszyn o inteligencji przewyższającej ludzkie zdolności kognitywne.